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[問題求助] T18 DRC LUP3.1g_1.8V

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1#
發表於 2013-10-7 23:48:56 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
本帖最後由 aj002547 於 2013-10-7 11:51 PM 編輯
6 J+ y  s: a4 D! j6 G. n
1 ?& ^: o# R' z- E$ ?各位先進好, 小弟有遇到一DRC錯誤不只如何解, 想請教各位4 a  D0 E: w0 `& F* H$ S2 E* a
1 [9 W( _1 a  o5 _
圖片的反向器輸出有接至PAD, 但cell都是畫好的, % \6 b. R( T3 |) d% @. V( N/ Q
" r) G% Q" R0 j. j( P  I9 L
難不成真的要把這塊拆開然後拉開到他所指的3um這麼長距離嗎?7 D0 f# [" D$ x" v

3 t  F) G& e/ R4 I9 E還請各位先進有處理過的幫忙, 謝謝4 ^: }: \' U1 q4 U, X
; }. l( K& _2 ?% B6 u3 a

. e9 G+ N. y: [8 P2 a( D  n9 E  [, {5 u2 h+ Q. F$ E
5 I, a6 q6 d' ?# I3 q$ P
highline處為紅色框起部分! [4 g8 C! d( N# i3 Y4 k

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發表於 2013-11-8 07:39:24 | 只看該作者
您好:
) G- N( l7 C; q7 N- j! a7 W6 |, u/ A/ }) U; _) }
       我簡單的按照DRC RULE上的字義跟分享一下我的看法,應該是說如果你的N/PMOS有直接接到PAD的話,你的NMOS就必須要圍上DNW,而且DNW跟你的PMOS的NW必須距離3um以上。$ w, E6 @  w* @4 i) |$ P3 w1 L
) J- B8 Q" ~: a( r8 @
        我猜這應該是為了ESD所設的RULE,因為在PAD附近較易有大電流,故拉開N/PMOS以防止LATCH UP產生。
5 a; S# f4 R4 W0 v) U" Q$ e& Z9 E. T( `' Q8 i; i! l4 D
以上希望對你有幫助。
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4#
發表於 2014-5-21 19:14:49 | 只看該作者
請把PNMOS 拉開 並為一個完整的ring
3#
發表於 2014-5-21 18:14:38 | 只看該作者
LUP  廠 rule
; w8 h: ~2 U! ?) W2 v$ V" r5 r1 {2 P9 _, z7 y3 z
space  between the NMOS and the PMOS
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