关于PLL的问题

hitxiaojun

最近遇到一个case:  仿真PLL电路性能非常好,但是在chip回来测试时,PLL恒定工作在VCO的最高震荡频率.  分频输入参考时钟和feedback时钟,环路无任何变动.
由于仿真结果非常好,实在是没有头绪问题出在哪儿?  大大们提醒一下吧
CP输出用了一个启动电路,从原理上分析,VCO的控制电压肯定不会被clamp住的.  为何VCO一直震荡在最高频呢?

chris020

請問Vctrl電壓為何? VDD?
! @5 e' K/ W# w8 x; Z) q& |6 h: ]PFD輸出需要量測..觀看是否正常