比較器問題

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6 v0 g  D$ ?3 T7 X# \5 ]* J各位學長好:我想問上面的latch比較器，從phi1的clock為0，TP5和TP6三極區導通對上面四個PMOS的Drain端寄生電容充電充到VDD，TN5和TN6 NMOS的Drain端寄生電容放到GND，phi1的clock變為1時TN7和TN8飽和導通，TN5和TN6操作在三級區，如果vref1>vref2電壓，PMOS的Drain端寄生電容電位VDD對TN5放電電流大過TN6，所以TP5的Drain端電容電位降低速度比TP6的Drain端電容來的快，讓TP4先導通而讓TP6的Drain端電容充到VDD，所以Qn輸出是0，我想問對TP5和TP6放電時有沒有電流對TP5和TP6的Drain端電容充電呢????
1 q% c; ~) p5 o: K% L7 L3 b學長我想繼續問:如果vref1=vref2，PMOS的Drain端寄生電容電位VDD對TN5和TN6放電電流一樣，TP5的Drain端電容電位降低速度和TP6的Drain端電容一樣快降到接近0電位讓TP4和TP3導通讓TP5和TP6的Drain端電容又充到VDD接著又再度對TN5和TN6放電不斷重複充到VDD又放電，這樣輸出的Qn不就一直沒有固定輸出，怎麼判別vref1=vref2  ????是不是我哪裡想錯了??我好笨喔對不起.......
學長我想繼續問:就是vref1和vref2的輸入電壓的範圍我要怎麼去算出來???最小解析度呢???還是該怎麼用HSPICE去量測???比較器有哪些參數需要量呢???可不可以給我個範例SP檔????

finster

一開始,假設Vref1=Vref2, TN5/TN6在設計上會是相同size,但在實際上會因為layout的mis-match或者FAB級故而有些許差異,進而導致可能是TN5先導通(or先關掉), 或者TN6先導通(or先關掉),所以在Vref1=Vref2狀態時,在經過某些時間後,Qn會跑到"1" or "0",不過,這種狀態只是應用上某一個時序,真正在意的是當Vref1和Vref2兩者差異多少時,Qn可以反應出來,多少壓差可以反應出來,以及多快可以反應出來才是這種比較器比較重要的地方
這種差動對的比較器,需看Vref>Vt ~ VDD之間, Vref1 & Vref2兩者差動信號差異多少可反應到Qn
另外,這種比較器常應用在高速ADC or high speed serial link

sd5517805

翻转前的状态是需叠加的