有人用過vericomm跟xilinx ise嗎? 我有問題想請教請各位高手入內

lucky

各位大大，
　
　　　　問題一：
　　　　我在用xilinx ise合成時出現下面警告，這是什麼原因? 該怎麼解決呢?
  h1 k' B0 ^1 `- y$ |; ?+ M7 a  {　　　　我的程式在Xilinx ise 執行 在implement Design 中的Place &Route 項目，出現警告，它說明如下
　　　　WARNINGhysDesignRules　:　367 - The signal <clk_IBUF> is incomplete. The signal
: Q! }  q# B$ R3 n/ b4 E. Z2 P　　　　WARNINGhysDesignRules　:　367 - The signal <reset_IBUF> is incomplete. The signal
　　　　這些是怎麼回事能請大大幫我解答嗎? 謝謝您
5 D' o7 B! |0 f' H8 e6 A
　　　　問題二：
　　　　　　
　　　　　因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義，可是我在Xilinx 中的Assign
) x$ h, N6 ]! l  n$ X+ N
　　　　　Package pin 早把FPGA的接腳編號打上去了，可是在vericomm還是說我的led 沒有定義!這是為什麼?
2 U7 R1 C, X/ ], n, Y
　　　　　其中FPGA有它FPGA 的LED接腳，我把它打上去對應我程式的LED，但卻還是說LED沒定義。

sieg70

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