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請問我有一個電路 裡面有兩個獨立的ios pmos + R1 V, C0 x/ n1 S2 }
6 L& M6 Q+ E9 g* ]% C' ?一個body 接power 一個floating + i5 S0 S, g. L. P+ n0 a, k9 M
$ F- ]3 H- q5 n4 h
我lvs 驗證後 ,出現 floating 那點的net對應不到 ,但如果我在floating 那打上 和netlist 一樣的netname 就認得到 但是會多一個pin的錯誤
: K3 r; i, ` K% i% J H. F0 x% @8 M8 j' v- I- K
我如何能在 不出pin 狀況下 解決此問題 z/ Y- U2 m. h: J& h' N
) E3 x @2 W9 `: y: o
' E) b5 J: M! c$ r9 {; b我power name 有宣告
8 x! X9 b. A) g7 R9 Y& t
$ M2 q5 v6 |& a( r8 @. p4 B但出現miss name 的是 我iso nwell 需 floating 的mos 我那mos 不接任何電位
, p. B) S$ g; e/ O% s, ~0 c2 ?( E/ U2 Y
但lvs report 卻對應不到 出現兩的錯誤 分別為
" V' K& ]$ t$ T* [6 K( h
% M% K; G3 t# l& U# R4 }" V! ]$ Clayout name source name
1 @. j4 y6 N+ h% w( T. f: W-----------------------------------------------------------
* L! U3 ]4 t' \' j0 \4 J; K**no similar N_111
, n+ I. D7 V9 t. R2 Y1 A
5 C5 j6 L% ?/ a- VNET 18 **no similar / J8 a( V0 m8 @+ [7 @) k0 o, s
9 A4 F0 O! e+ I+ ^ L但我如果 LAYOUT 打上 N_111 兩條線就會對應起來 G/ ]% r' x/ ` P) y5 m
0 j/ e3 ^' ]: z但那不應該出PIN
' E- `3 }; ?) L8 }# }( w. {: P( s9 k9 x
6 }! i" t! `$ v( \我需外接電位的 都出pin 所以沒設global 旦出問題的是需floating的
+ z9 v, l" _: X! x" E3 I$ W) y: j( U% O8 O) N# R: y0 r
/ Q3 R) L Z C1 o~~
7 X: G/ W! s; \! aMMP6 OUTB OUT VIN VIN PI5 M=1 W=4U L=1U& E" f0 I! R* D9 G/ W3 Z+ C
MMP7 N_10 N_4 BAT N_111 PI5 M=1 W=2.4U L=10U
8 a- F$ S C/ d. X$ X4 V) ~' v/ x& V~~
* h9 `# c a: |5 ?5 l" L- Emp6 接vin mp7 floating 但 net N_111 認不到 |
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