6/4~6 第49屆設計自動化會議(Design Automation Conference，DAC)

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思源科技於第49屆DAC展示最新一代晶片設計與驗證技術
創新的解決方案、具備相互操作性的平台與睿智的選擇
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7 d0 @! }- Z5 `5 w2012年5月29日台灣新竹 — EDA領導廠商思源科技將在2012年6月4日至6日於加州舊金山舉行的第49屆設計自動化會議(Design Automation Conference，DAC)中，舉辦一連串活動，深入介紹新一代屢獲獎項的Verdi3 自動化偵錯平台與Laker3 客製化IC設計平台產品系列。思源一直以來持續與其他EDA和半導體領導廠商與標準團體攜手，贊助DAC專案與業界聯合活動。
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在今年的DAC中，思源科技位於編號1030展示攤位，提供「創新的解決方案、具備相互操作性的平台與睿智的選擇」為焦點，以互動式的方式展示最新晶片設計與驗證解決方案。此外，在思源科技的DAC攤位將舉辦VIA Exchange Pavilion，展示對應晶片開發過程與新興技術主要挑戰的第三方工具，及其與Verdi生態體系夥伴流程的整合。這些挑戰涵蓋驗證知識產權(verification intellectual property，VIP)、BIST、斷言與DFT等的建立、分析與偵錯等。

儘管DAC都是很難懂的技術與電子學，參觀思源科技1030號攤位的訪客可以參加三項每日抽獎，有機會贏得機器人球(Sphero Robotic Ball)。這是第一個能夠利用傾斜、觸摸或搖晃智慧型手機或平板電腦而控製的機器人球，享受獨一無二的混合實境體驗，讓使用者進入虛擬世界的真實感受。有關SpringSoft at DAC的詳情，請上網查詢：http://www.springsoft.com/news-events/events/dac-2012

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思源科技1030號攤位
3 c* v# J' ^. W, O# F思源將展示如何讓工程師們在面對眾多方法、語言和抽象化與日俱增的複雜度時，以更少時間更輕鬆地完成更多功能驗證：

  Y% O$ k& @9 e7 Y" T•全新的Verdi3 自動化偵錯平台大幅提高效能與容量，讓使用者能夠輕鬆地個人化、客製化以及強化自己開放式偵錯環境的相互操作性。
•Certitude™ 功能驗證系統使複雜模擬與正式驗證環境以及關鍵sign-off流程的功能驗證獲得長足的進展。
•ProtoLink Probe Visualizer為FPGA原型板提供偵錯平台，提高即時設計能見度達至少千倍以上，並整合Verdi平台以加速跨多重FPGA與多重預製(pre-fab)或客製化電路板的偵錯工作。
適用於類比、混合訊號與客製化數位設計，具備卓越生產力與無與倫比相互操作性，而且廣受歡迎的思源Laker™ 客製化IC設計解決方案展示包括：
•全新的Laker3 客製化設計平台已經為在28和20奈米製程中搭配Laker 先進設計平台 (ADP)、Laker 客製化佈局自動化系統、Laker 客製化設計佈局與Laker 客製化設計繞線工具實現OpenAccess效能與相互操作性而最佳化。
5 H9 \1 r6 ^. ^; W; t! o•全新的Laker 類比原型工具使分析先進製程效應的過程自動化，進而產生條件以便導引電路佈局。這是同種類中第一個以一致化流程提供自動化條件產生、佈局探索和快速設計實現的工具。
•Laker Blitz 晶片層編輯器為IP合併、SoC組裝與全晶片DRC等晶片完工整修應用在先進製程所需龐大GDSII檔案提供快速的匯入、編輯與匯出。
思源科技在DAC的活動
•DAC 使用者分組課程，Poster session 2U.25：「先進技術中具備LDE意識的設計解決方案」，由思源科技與TSMC台積公司簡報，6月5日星期二12:30PM於莫斯科尼中心(Moscone Center)的105室 (會展樓層)
•TSMC DAC 劇院 (#2430)：「具備LDE意識的類比佈局」，由思源科技的Dave Reed簡報，6月4日星期一3:15PM；6月5日星期二1:45PM；以及6月6日星期三10:00AM
" @# I% N% A+ {1 B•Si2 Open 午餐會：「歡慶OpenAccess 10週年」6月4日星期一12:15PM於莫斯科尼中心(Moscone Center)的301室
3 S1 u3 i4 Q9 u•Si2 Open 交流會，6月4日星期一4:30PM於莫斯科尼中心(Moscone Center)的301室
7 g* g* O" M; w) C2 c  ?) i•IPL 聯盟第六屆午餐會：「享受iPDK的好處」，6月5日星期二12:00PM於舊金山馬奎斯萬豪酒(Marriott Marquis)金門廳(Golden Gate Ballroom) A廳
5 `7 R) ?% L! X/ G. p* X8 E•Accellera 系統促進會午餐會：「Accellera 系統促進會推出整合覆蓋率相互操作性標準」，6月6日星期三12:00PM於莫斯科尼中心(Moscone Center)的250室
' C$ o! c7 Q/ f0 D! }•第4屆「I Love DAC」2012，由思源科技、Atrenta和Cadence益華電腦贊助，邀請與會者戴上「I LOVE DAC」小徽章，就有機會贏得每日在會場隨機發放的1台Apple iPad3。

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GLOBALFOUNDRIES 矽晶片驗證 28nm AMS 生產設計  展現 20nm 雙重曝影的數位及 AMS 支援
6 m& X8 @4 C: s$ g6 n2 Q$ a6 v28nm 類比／混合訊號流程的延伸及驗證；20nm 進階支援通過初步認證里程碑
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【2012年6月4日，台北訊】下週登場的設計自動化會議 (DAC) 將於加州舊金山揭幕，其中 GLOBALFOUNDRIES 擬利用高介電常數金屬閘極 (High-k Metal Gate, HKMG) 展示其 28nm 超低功率 (SLP) 技術的強化矽晶片驗證設計流程。透過業界最新的設計自動化技術，該設計流程為進階類比／混合訊號 (AMS) 設計提供了全面可靠的支援。此外，GLOBALFOUNDRIES 也將揭示與 EDA 合作夥伴共同開發的設計流程，針對類比及數位的「雙重曝影感知」20nm 製程予以認證，其中該技術節點的矽晶片驗證預計於 2013 年初進行。
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& U/ [% L7 v1 t6 @9 l0 ^) a在推出設計流程之前，GLOBALFOUNDRIES 致力於進行流程的矽晶片驗證，也使其客戶深具信心的利用業界最先進的設計工具組、工具指令檔，以及頂尖 EDA 供應商的方法，生產簽核就緒 (sign-off-ready) 的 28nm 數位及類比設計。該公司與設計工具及 IP 生態系統緊密合作，也加速了 20nm 等進階節點的工作流程開發能力，更超越其他晶圓代工廠，為客戶提供具閘極密度、效能及降低功率等各項優點。

GLOBALFOUNDRIES 設計支援服務部資深副總裁錢穆吉先生表示：「GLOBALFOUNDRIES 與設計實踐夥伴共同投入初期合作開發，確保公司持續居於製程技術的領先地位，並提供客戶深獲肯定、穩定可靠的解決方案。無論是 28nm 還是更先進的 20nm，製程技術與設計工具流程必須前後一致緊密契合，才能因應從設計到製造的各項重大挑戰。我們與產業夥伴密切合作，找出各種創新方式因應，例如數位 IC 的時間變化，以及客製晶片的佈局依賴效應。最新的各種流程，展現了本公司模式的優勢，以及在此層級提供代工廠解決方案所需的創新與專業。」

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28nm 的強化流程支援
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$ o% Q8 y7 E# v, VGLOBALFOUNDRIES 28nm AMS 生產流程屬於混合廠商流程，支援多家廠商的工具，其中包括提供布局 Virtuoso 技術的 Cadence Design Systems；進行寄生參數萃取的 Synopsys 及 Cadence；以及進行物理驗證的 Mentor Graphics。此真正整合的混合訊號流程，可完整支援以 Cadence Encounter Digital Implementation System 為基礎的數位實作模組。這項深獲肯定的方法，可將類比 IP 整合至使用生產標準晶胞的數位 SOC 設計。
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此外，該流程目前納入 Lorentz Solutions、Helic 及 Integrand Software 等專業 EDA 供應商的電感器合成及萃取支援，並且擴大功能範圍，利用 Solido Design Automation 的 Variation Designer 平台支援快速差異感知分析，以及使用 Apache Design 的 Totem 軟體平台進行 EM/IR 分析；DRC 免除流程 (waiver flow) 則由 Mentor Graphics 的 Calibre 工具套件提供。

9 Q# G% [+ ~4 C4 j+ Y* g' ~28nm AMS 生產設計流程利用具備 300MHZ 至 3Gz 驗證功能的類比設計，以其矽晶片結果進行完整驗證。矽晶片驗證包括關鍵類比區塊的時脈工作週期、最大週期時脈偏移及作業電流。
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藉由支援 DRC+，28nm 流程強化了 GLOBALFOUNDRIES 在可製造性設計 (Design-for-Manufacturing ，DFM) 的傳統領先地位，使其矽晶片驗證解決方案超越標準的設計規則檢查 (DRC)，並使用二維的形狀式樣板比對法，以最高 100 倍的速度找出複雜製造問題，且無需犧牲精確度。

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設計流程支援也提供客戶完整的設計資料庫、詳細記錄文件、可執行的流程指令檔，以及矽晶片製造成品的測試結果報告。流程與 PDK 完全整合，並由 GLOBALFOUNDRIES 負責維護及支援。

: R/ q7 v0 G7 O實現 20nm 的雙重曝影
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) u# I/ M* b7 k. n" {9 @; y8 e- Q針對 20nm 全新的關鍵製造問題，一直是 GLOBALFOUNDRIES 與設計實踐合作夥伴的關注焦點。其中包括傳統微影技術的限制，以及更強大 DFM 技術的需求。雙重曝影即是其中的關鍵需求，該技術可將金屬層分為兩個遮罩，並於客戶設計流程中享有最佳支援。

GLOBALFOUNDRIES 已針對其 20nm 製程開發兩項可完全執行的 20nm RTL2GDSII 流程，其中一項流程是以 Synopsys 的 Galaxy 工具套件為基礎，另一項則是採用 Cadence Encounter 平台。兩項流程皆備有設計複雜的雙重曝影測試晶片，以進行矽晶片驗證，並支援合成、感色配置與繞線、寄生參數萃取、STA 及實體驗證。Mentor Graphics Calibre 用於進行分解及實體驗證。流程支援在設計程序的每個階段使用雙重曝影，其中包括「雙重曝影感知」配置、繞線、最佳化、萃取及實體驗證。雙重曝影支援也讓客戶得以選擇自行分解不同遮罩部分，或自動分解遮罩並指派色彩。
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GLOBALFOUNDRIES 參與設計自動化會議
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GLOBALFOUNDRIES 在今年設計自動化會議的攤位號碼是 303，現場將展示本公司的全球晶圓廠產能、成熟而先進的技術解決方案、在 DFM、PDK、類比及數位參考流程的設計實踐領先地位，以及 RF CMOS 及綠色 OTP 等具有附加價值的解決方案。本公司也將舉行各種技術研討會，邀請工程師及科學家探討先進的實作解決方案。此外，設計服務、EDA 及 IP 領域的 GLOBALSOLUTIONS 合作夥伴也將舉行系列座談會。欲深入瞭解並報名參加座談會，請瀏覽：http://www.globalfoundries.com/dac2012/。