LDO電路paper看到的一些問題！

ziv0819

  z8 e5 P2 G, `, R8 L
# l0 y8 g6 ], B1 L這部份是說明esr補償的部份！
( ^5 Y) @+ `2 k8 O. T$ O7 D有些東西我看不懂想請問各位大大！感謝！
The incomplete pole-zero cancellation may
, l  ]3 |3 \4 e' r- E2 Dlead to instability of the LDO in the worst condition. Small
; z5 i; h, z, r. U, Npole-zero frequency mismatch within the unity-gain frequency
can  degrade  the  quasi-linear  transient  settling  behavior  [6],
[7] of the LDO upon load switching. Even worse, if the ESR
6 \# F. q' [# A1 {+ y4 Z  kzero  approach  is  adopted,  the  resistor  leads  to  large  output
overshoots and undershoots during massive load-current step
changes especially when a low-value output capacitor of
2 g0 w) ]5 V  X7 @5 z! ]% X5 ~: Rmicro-farad range is used.
. V' l! C* Y+ e& j" B
: ^7 R/ X9 Q/ r4 c" T我自已想這段話大楖是說明
# l& B# ]# B8 x6 J( a. p* |若是esr補償點跑掉的話
& [0 b! U% a8 g$ i- ~( M在esr電容較小的情況下~
' x7 c8 G9 V$ J% k4 \' U/ u輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
(overshoots and undershoots指的是跳動吧？？)
3 o8 ]: j* V6 \2 A6 B: v不知道這樣是不是正確的意思？？
另外紅色字體部份有大大可以幫我翻譯一下嗎？？
不太懂紅色字體正確的含義是什麼？？感恩！

1 \0 J. n3 N, E- p另外想問一下~如果本文真的是我想的這樣的話！
* `2 B* g, ]5 g. _, B" u, I* X4 }有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
是否有paper在說明這個部份的原理？
這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
* J, u- E" C" s% s$ _但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
2 @; f7 U+ J$ U4 k& F1 n5 S& S由於zero不可能跟pole很精確的抵銷,
所以會造成pole-zero doublet,(有量化的公式,可以goolge)
這樣會使Transient time變長,
即使設計的LDO單位頻寬是很寬的.
& |8 D' _: }: Y" V+ [- |令一個是ESR zero在Load transient時.會造成壓降與呀昇
' ~7 _# l' c! q( |$ B可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
/ {2 u- L/ ?; X, ^+ c# H: k看來還需要再多多找尋這些東西的相關data
6 C1 e; F& S; P" y另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
8 g% L/ \, R6 k- ~當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
: b. y: t. S$ E2 A再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
的電壓,降一個V.
當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
  [! j  }7 N1 M: u這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
7 W$ B; d9 c% x8 d% I8 ^的電壓,昇一個V.
/ t) o8 G1 F- W& A+ W/ S0 I% Q3 s) S  \這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
) h6 M: N0 M4 Z2 D8 y8 M: x* F感謝大大的幫忙！
& A( a  |; ?' O3 E這樣我省了好多時間喔！
  o) X# U& r' V- Z2 h果然給會的人一點就通~
自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
我可以說這是很好的類比電路的題目
! p0 a0 i$ B: l* @4 P目前ldo的重點我覺的是補償的方式
所以若補償方式都很上手的話
; t8 ?7 `2 [6 _& o. T% i. m% a( D未來轉其它的類比電路都會很容易就可以上手！
$ S6 `7 X5 z. `  Y0 i有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
謝謝...

tq01qaz

下來看看，
不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

有關pole-zero doublet 跟系統暫態行為的分析
& F/ H$ L+ X! e: h$ i) f附檔中的文件有不錯的說明
, m4 A2 P+ M1 O: T大意是說若這個double的位置在高頻
5 r4 R' _6 V8 o- L7 h! y7 {: f則暫態時間較短, 但會有較大的voltage error
若這個doublet 的位置在低頻
' M- ^3 n2 z& e8 h則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
5 c( o6 H6 Z) e, a4 u2 ^% S希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
/ j6 |. U* `0 ~) w感謝大大分享喔!