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[經驗交流] 請問目前業界與學界對於SystemC和SystemVerilog的應用與發展

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1#
發表於 2012-4-20 14:45:43 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位學界或業界的先進:
6 ]# l9 o% x5 N  |+ Y# D7 y; Y2 c4 N: ~% t9 n) Z
想請問一下,目前SystemC和SystemVerilog的應用與發展,謝謝各位的指教。
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2#
發表於 2012-5-9 09:25:05 | 只看該作者
這包含IC設計的前段系統效能分析模擬到後段的驗證除錯流程* T! }  @  e/ f& r7 h8 t
SYSTEMC擅長前段 ! Q, w: M0 M7 X: x8 c/ a; j( c% Z
StstemVerilog則後段功力相當了得: N& Q# U$ W1 k# X. g
可惜這兩種標準還無法做有效率的整合
1 p# A" _, f' [& W/ Q學界已經有很好的整合經驗
7 |) h% k3 g: J( r/ T) C5 C# A但是業界中小型還在探索階段或根本沒有
! a) [! l0 f8 ~# S  D# z大型的Design House & Design service company有專門的部門在研究 " A. n7 v! i7 O
但只是部分導入在複雜的SOC上
2 E' ~- R1 q% T( a總之 越複雜大型的SOC 這種投資就相對顯得重要..
3#
發表於 2013-9-4 17:03:52 | 只看該作者
systemverilog接触多些,systemC现在看到少了
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