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[經驗交流] 請問目前業界與學界對於SystemC和SystemVerilog的應用與發展

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1#
發表於 2012-4-20 14:45:43 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位學界或業界的先進:
8 F; T9 A( {) d# |
8 S. ]$ N. ]7 @  W# [9 z7 ?5 F  x, A想請問一下,目前SystemC和SystemVerilog的應用與發展,謝謝各位的指教。
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2#
發表於 2012-5-9 09:25:05 | 只看該作者
這包含IC設計的前段系統效能分析模擬到後段的驗證除錯流程9 N9 b% f" N5 ^5 l
SYSTEMC擅長前段
+ A8 g8 n# L4 kStstemVerilog則後段功力相當了得) j( O' A  r: i# N9 K
可惜這兩種標準還無法做有效率的整合
9 S9 Q% |" \9 x$ x$ s+ W5 h3 l+ P學界已經有很好的整合經驗
, x* t* v  R" x- W4 f+ O但是業界中小型還在探索階段或根本沒有
% R8 d9 [: y: c- l( h大型的Design House & Design service company有專門的部門在研究 , m9 ^3 y) m0 `0 E, D
但只是部分導入在複雜的SOC上% q2 @" q0 W: v' ?- L
總之 越複雜大型的SOC 這種投資就相對顯得重要..
3#
發表於 2013-9-4 17:03:52 | 只看該作者
systemverilog接触多些,systemC现在看到少了
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