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[經驗交流] 請問目前業界與學界對於SystemC和SystemVerilog的應用與發展

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1#
發表於 2012-4-20 14:45:43 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位學界或業界的先進:' n# P# l/ _  d1 u$ z$ C5 V& \5 U2 }6 _
! |! p' [9 i1 _8 n/ @
想請問一下,目前SystemC和SystemVerilog的應用與發展,謝謝各位的指教。
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2#
發表於 2012-5-9 09:25:05 | 只看該作者
這包含IC設計的前段系統效能分析模擬到後段的驗證除錯流程% ~4 ^5 p+ A9 r
SYSTEMC擅長前段
8 S* j8 z3 @/ e& W! o) b* OStstemVerilog則後段功力相當了得3 w* `+ {! P4 i
可惜這兩種標準還無法做有效率的整合7 L$ R- m! M) u: n
學界已經有很好的整合經驗) j' k8 N) s( B1 G
但是業界中小型還在探索階段或根本沒有$ [* I+ e1 L" O7 a: ~/ j% x2 t
大型的Design House & Design service company有專門的部門在研究
$ W8 _. t) n6 R* u但只是部分導入在複雜的SOC上" n+ C6 S7 t8 e9 ]. n! F! w0 S
總之 越複雜大型的SOC 這種投資就相對顯得重要..
3#
發表於 2013-9-4 17:03:52 | 只看該作者
systemverilog接触多些,systemC现在看到少了
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