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[經驗交流] 請問目前業界與學界對於SystemC和SystemVerilog的應用與發展

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1#
發表於 2012-4-20 14:45:43 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
各位學界或業界的先進:% n5 z4 s" b, G/ v1 |

: q2 j/ L$ w" r5 k% F. T想請問一下,目前SystemC和SystemVerilog的應用與發展,謝謝各位的指教。
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3#
發表於 2013-9-4 17:03:52 | 只看該作者
systemverilog接触多些,systemC现在看到少了
2#
發表於 2012-5-9 09:25:05 | 只看該作者
這包含IC設計的前段系統效能分析模擬到後段的驗證除錯流程, r8 J: S* `# o3 r! E7 ^
SYSTEMC擅長前段
0 c3 i, Q  \) G) A5 BStstemVerilog則後段功力相當了得" t! W- M" ?2 K+ [8 t( f  d! F
可惜這兩種標準還無法做有效率的整合
8 x8 o* a& u2 R% P& _學界已經有很好的整合經驗
& T6 H) ?: l+ p  V0 Y但是業界中小型還在探索階段或根本沒有% y% z/ l( `3 F% k8 q8 u. |
大型的Design House & Design service company有專門的部門在研究
- A, i' Z& _' k( S; l. C, @3 I/ H: j/ G. N但只是部分導入在複雜的SOC上
! x9 c' g6 Z' H  n3 N總之 越複雜大型的SOC 這種投資就相對顯得重要..
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