ESD防謢電路中，MOS的source與Drain大小不一樣，請問為何呢？謝謝！

vic

ESD防謢電路中，MOS的Source與Drain大小不一樣，請問有什麼作用？
9 N, q3 ^6 d: {! j& r5 F# W1 h0 |7 M再請問大的一邊是接Source or Drain 呢？與Pad有關嗎？
5 `9 `9 B% s9 a- R# X0 f知道答案的大大，請為小弟解答一下，謝謝！

glacialwang

基本上 接PAD的部分會比較大 讓其具有較大的表面電阻 讓靜電電流走比較深層

despair

/ H) l) |5 H& h( Q% ~9 `5 u- p( V4 x
如針對source與drain面積大小不同進行討論，主要原因為抗ESD電流的衝擊。
會有大小面積的差異，來因從PAD來的信號多會有ESD damage的問題。

S/D若接點看到的是從PAD接過來的信號，該接點除了co to poly之間會有較大的rule外
也會多層silicide bloak增加通道表面阻抗讓ESD電流走well這部份 ，用來抵抗ESD電流避免oxide or gate poly遭到破壞。

, _% j6 m$ {- a8 H這只是相關ESD guidelines的一小部份，若要全盤了解還需要多查資料～加油。

vic

謝謝兩位大大的解答...
意思都差不多，我大概能了解了...
至於多一層silicide這部份，是指多加一層RPO嗎？
5 C4 s; M* m& A6 U  y4 a謝謝！

despair

部分foundry是叫做RPO，或者又叫做SAB
. e6 [! H0 }! S+ }$ A$ M. y. S不同晶圓廠都有不同的稱呼

towner

看了还是一头雾水,没看太明白

klim

我的ESD防謢電路中，MOS的Source與Drain的SCG及DCG都有加長,
: q' F  L4 V/ [5 V5 S: JSCG約為DCG的一半，HBM可過+/-8KV, 但MM只能過+/-300V,
8 h6 `( R$ l$ d有做delayer, 發現是死在source與poly的介面, 請問為什麼？
知道答案的大大，請為小弟解答一下，謝謝！

bowbow99

看一次看不懂..看第二次
$ t: `  m% E$ D) G看第二次~不懂還是不懂~等遇到才知道