lvs dummy忽綠問題

jack846972

各位版大好 有個問題困擾小弟很久了
在layout做dummy時 已將D,G,S,B
1 E' w6 h9 ?- Z2 X8 `& U' D接在一起，而lvs就還是顯示錯誤!!
' m/ ~: z: G% R8 N2 J是只能在.SP裡把DUMMY考慮進去嗎?
還是有其他的方法?

motofatfat

有阿 卡利博 中  利用 unuse filter 設定 把
2 Y6 }4 b) l# p( TDGSB 的MOS 接一起的
& H. r5 `, v( |/ Z. m" m9 f* Z) ?RES 2端　接一起ㄉ
+ R  z5 @0 l4 I- V' }3 k$ w9 `CAP 2ＰＩＮ　接一起的
過濾掉

leo911759

我推想你或許是浮接而已。
7 {# {/ d0 N8 {6 I! Q
接在一起後請把他接到附近Guard Ring的電位。

8 w, Z  }4 [0 G3 g8 w( Q7 _/ E抑或是附近MOS的Body端。
! H! f5 o6 ]% R( w
" n9 Y( N) ?9 A1 U這樣LVS就不會看到那顆MOS了

lchuang

D、G、S、B接在一起的話，接線要接到MOS的B也就是substract......

並不是單單的空接就好，另外就請你自己在cdl檔加上那些dummy MOS吧~~~

laohuchiren

[/quote][quote]我推想你或許是浮接而已。
: {7 R% k' n  W% @/ G8 u
接在一起後請把他接到附近Guard Ring的電位。

抑或是附近MOS的Body端。

" E% `% S. N- K' Q. ?9 L$ {這樣L ...
! J! l( [- V+ Y. e[size=2][color=#999999]leo911759 發表於 2012-2-8 03:58 PM[/color] [url=http://bbs.innoing.com/redirect.php?goto=findpost&pid=167181&ptid=11825581][img]http://bbs.innoing.com/images/common/back.gif[/img][/url][/size][/quote]
* f* V  }0 i+ C5 |" h2 t  I這樣子接和浮空接哪種好一些呢？有什麽原因嗎？

leo911759

事情是這樣的，要首先了解LVS工作原理。
# N) h9 H( F  j  d3 ^2 x+ d3 ]7 V: x
LVS是將schematic轉成netlist，將layout轉成netlist。
9 z9 Z& t6 \5 \
再將兩個netlist進行比對。

) h% M( H% n" Z3 t1 ~浮接Dummy Cell的layout轉成netlist會有Dummy Cell以及浮接的節點。
$ L6 F4 R# P9 i; a5 s. Y8 X
" A" ?8 _  N/ m1 H7 X# |3 I這在比對下，LVS就找不到在schematic中有匹配的元件。

而全部接在一起在接地或接BIAS，
4 H: O- E& e$ l. X! S# q* T
就像是電阻、電容或是其他元件節點都接在一起一樣，會視為看不見。

omp61205

在LVS中SETUP OPTION裡有一個GATE的選項裡面有關於使用DUMMY排錯的問題把他勾選
LVS就可以過了  不過的原因是因為LVS偵測到他浮接了

yjie62

有学习一个知识点不错

liu.leon

????奇怪ㄟ~~板大發文說"在layout做dummy時 已將D,G,S,B接在一起，而lvs就還是顯示錯誤!
1 p9 |- V. o4 ?
從沒說浮接阿!!!  

/ |" T6 d6 _# ?& f, t# ^在LVS command file 加
$ g, l/ q/ k' u1 d) iLVS FILTER UNUSED OPTION AB
: h$ V2 M3 A: l( v! M( m* u
就可以囉