請教前輩們有關 Pipeline ADC 的問題

naliga

想要請教前輩們有關 Pipeline ADC 的問題
ADC  每一級為 1.5 bit 的架構做 calibration
晶片下線回來量測，就結果來看
# t0 \: v7 z3 s/ G% a! q在某些特定的 stage 會有很大的 offset
2 @; }4 P, Q) p0 c, K* f% [造成嚴重的 missing code
有的 chip 發生在第一級 有的 chip 發生在第三級
想不透的是，因為有 1.5 bit 的補償
( H7 E" s# [8 A# z& K) x2 |) Z% W理論上應該可以抵抗約 +/- 150 mv 的 offset
4 N. M8 k8 O; x5 x一直找不到可能掛掉的地方
3 ]# `' I: [" {2 F0 m想請前輩們給一些方向及意見，感謝

lchuang

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9 {7 ?2 ^, g) u, q1 F# z有的 chip 發生在第一級 有的 chip 發生在第三級

6 ~6 d7 L: E$ `1 X想不透的是，因為有 1.5 bit 的補償
& j* F) T7 d0 C; ]2 N
理論上應該可以抵抗約 +/- 150 mv 的 offset
' I6 B1 g* x& @& u& ~+ u% y
7 D. a+ d" l7 T  ]8 H$ w" @# }: s==================================================
; l' H" t- i! y/ ~
( L8 v2 u' _8 U) B7 o; G以上部份原文我個人認為作者你可能搞錯了1.5 bit的offset抵消的觀念了，
2 O; _& e" ^$ C/ c0 `
9 T- \. J  [: u- J% }所謂的+/- 150mV指的是比較器的offset.....並不是你所謂的OP offset唷~~~~

2 r# i: l5 M4 Z5 K1 P另外就是一般做Pipeline ADC都會著重在前四級(以12bit、+/-1V輸入電壓)，

% @& v) M, z% U  K% [; n" c* j$ T那麼第一級的OP所產生的error就需要壓在"0.25mV"以下才能達到................
: b% u$ R; v# X* A9 _
9 L8 M) Q0 |8 ~0 f$ z( T, G" S所以你可以先提供一下你的ADC規格，大致才會知道這個ADC的關鍵在哪........

6 S; s" y7 I; g% V- ~* ^, ^7 w至於你所謂的miss code會發生在第幾級......其實以pipeline來說，只要第一級毀掉....
* X5 S. _* V0 K, [. N% K" {4 k
後面的幾級我想都不會好到哪裡去........

2 i& k7 j5 `2 w  ]所以pipeline的第一級OP是最重要的，你可以去檢查一下第一級的error(Pre-sim and Po-sim)~~~

Good luck

naliga

Dear Ichuang 大大
不好意思，請問您指的 OP 是指 Reside 上的 OP 嗎？
積分器的 OP 我有 check 過 error 穩定時的 error 有小於 1/2 lsb
: j" g" B" \# C+ v所以我才會傾向懷疑是 comparator 的問題

# t% d% ^* ~4 Z當然，若第一級輸入的訊號有問題，後面的數值都沒有參考意義
因為不會貼圖，我用文字說明一下我目前的量測結果
" i& Z# a' j: }; S/ q1 r3 bADC 為 10BIT Swing 為 1v Common Voltage = 1.4v
6 H  F8 Q$ C: D  H我輸入一個 ramp 得到的結果為
Ideal Code : 1,2,3,4,5.......126,127,128,129......158,159,160.......255,256,257....286,287..
實際輸出       ： 1,2,3,4,5.......126,127,127,127......127,159,160.......255,255,255....255,287..
此現象會重覆出現在 127, 255, 383,511,639,767,895 等 level
因此懷疑是第三級的比較器出問題
$ i" V/ D% S6 e; q) f; \不過每一級的比較器電路和 layout 都相同
若單單發生在某一級又很令我困惑
所以想請求大大們給予一些方向找答案，謝謝

lchuang

你的Calibration有沒有bypass功能阿???看起來你的ADC是沒問題的~~~~
5 S: q7 _3 F! {1 N
% G5 Q; z5 X8 I* M, d建議你先關掉Calibration功能，再看看有沒有missing code~~~
+ \+ R/ }6 f/ x; O8 `' Z* v
你也可以用Digital code反推一下你的輸入電壓，
' S' i- v, P" F% }* y  b
可以先算出輸入電壓是多少會發生，在我的想法我會想到
6 V7 X- i8 F& h3 a
127===>0001111111

255===>0011111111

383===>0101111111

2 ?, `  s4 m; j6 I) y  |9 }' B......etc

你是前四bit做Calibration嗎????建議你去看一下Calibration.....

1 ?# g2 ~0 `, J" l* {# x% h另外你的pre-sim跟post-sim都有含Calibration去模擬嗎????
( D8 p( ]2 i/ w6 j) X
- |7 P0 |- V! K) v6 N因為Calibration是屬於數位電路部份，

( j1 X/ |2 P% Z! e4 O! s# ]9 c" J7 O所以你可以透過verilog sim來驗證一下你的數位部份，

但是你要針對ADC部份寫behavior model來驗證會比較快~~~~

Good luck

lchuang

剛剛手算一下，missing code會發生在輸入電壓為：

2 ]/ S0 f7 ?1 E1 m, B0.125~0.155

0.25~0.28

; _( x% s6 c6 k& t9 O$ u" N& c' T0.375~0.405
7 C: V" S" x3 x4 v
0.5~0.53
* a* a  n8 D$ p$ z3 E
0.625~0.655

0.75~0.78
7 R" X9 R4 ^% }1 s& E
0.875~0.905
7 I, w) [$ Y+ `+ l8 W6 r! O
8 q* z) P- {% }$ g你先往這方面去跑一下模擬~~~~
- w7 ~2 @% T/ ^$ ^$ e
應該可以還原一些~~~~

billtc1234

似乎是OP 提早飽和掉了,可能是比較器offset太大或residue gain >2 造成.
比較器的offset 是隨機的(random distribution) ,即使layout相同,但offset 不可能相同.
0 v9 w, N* A1 \/ h可以試著加入Voltage source 進入 ADC 的比較器input 端當offset 模擬看看.