doubt supply-independent biasing

ffsher100

i got a question from Razavi textbook in chapter 11.2 : Supply-Independent Biasing
==>figure 1
==>figure 2

by figure2, it looks like vdd really has no effect on the figure 1 CKT.
# b0 G. [0 S1 l% f9 Q
% X2 g* S$ X4 X  o4 Wthe textbook also introduce start-up circuit M5 into the design as following:
==>figure 3
, Q3 B  }: R$ r! O) swhen simulating the circuit with startup(M5), it seem to be effected by VDD.
) B8 s* {: [; W, ECurrent Iout, Iref vary with VDD.
In practice, figure 3 become Supply-dependent Biasing since startup must include.
6 Q% o4 g; `4 \' X* R4 L6 @6 V7 p& Phow could this be? if using figure 3, supply- independent case never happen.

below figure, i sweep .dc vdd.

# _; s- k. L# l5 P" oAs you see vdd ramp from 0v to 5v, current Iref and Iout are not constant if vdd>2.8v

lchuang

從你的結果來看，分三種case來檢查.........

輸入電壓(分別為2.5V、2.8V and 4V)後，檢查你每一顆MOS的工作點，是否都為飽和區，
/ H) d+ J' C  U6 e2 N0 z' v
, D3 w7 u9 w( A# Q並且記錄每一顆MOS的Vds(sat) 、Vds跟Vod

' O' {* a! Y, l- u7 H(如果沒有Vod的話也沒關係......這是Vgs-Vth得來的，Vod這參數要H2006以後的版本才有)
7 V/ K' X3 G. a( H# f8 W% }
1 k7 u$ Y7 |& f/ A; W( H0 p有了以上的資訊你才可以知道問題出在哪............

' x  U4 P3 C1 c) E. o8 B) fPS：既然M5是當作startup用的MOS，那麼W/L比就不用太大，以一般設計來說W=0.5u L=10u
2 K! G2 V+ Q) l8 `
算是一個建議值，但是還是得照實際電路需求去做改變~~~~

/ a3 [0 ]" N8 G6 ^8 p$ g: Z以上是給你的一些建議~~~~~Good luck~~~~

ffsher100

聽你這麼提起來....我想問個另外的問題
在hspice report中的Vds(sat) 、Vds的關係為何?

0 _/ Q& z9 d! D8 D我知道Vds指的是實際mos的drain-source的跨壓
5 f- b) P: ^$ J那Vds(sat) 我想指的是在hspice中的vdsat這參數吧
% H& X4 `$ [" z+ c* B8 j可是Vds(sat)指的是何意義?...我粗略在hspice的線上文件未找到相關說明

ffsher100

回到原來的問題.... 經過調整了mos的size...vgs變得較不會變動了

% T0 D& I- |$ B7 s( o6 h但是Iref&Iout的不一致性還是會出現
1 I8 `. d$ ~4 |: p1 Y就如同lchuang提到的去看的結果2.5V、2.8V and 4V皆在飽和區
我覺得應該是mos的Rds(ro)電阻不夠大所致...以致Vds改變IDS也跟著改變
) S8 b. J1 z/ J! H5 E* I' V
另外...有個困擾我很久的問題....Startup mos: M5真的有用?
在我的模擬中....M1~M4的MOS都可以正常運作....不懂何情況會需要M5
就書上說要用到....但實際上在模擬就是模擬不出這種情形(M1~M4 startup不起來)

lchuang

# j7 D9 Z; r; P" m3 @- z
/ g' L) s, I6 V9 }2 d- z3 v' u先來討論一下所謂的Vds(sat)：
2 `) _6 r, @- S0 q1 H2 S- R
* K5 _5 }/ P9 U" E6 P: L) ~你試著模擬一個固電電流源，如一顆PMOS~~~~S接VDD，並且G跟D互接然後掛一個電流源(ex,20uA)
3 z- H+ s* U+ u9 u" x% A
/ z- h4 V, n0 U0 r; B. s0 hW/L可以先固定一個值(ex,5u/1u)，然後觀察這一顆PMOS的vds(sat)~~~~接著把電流源加大至40uA

然後你就可以看出Vds(sat)會明顯得拉高.......

至於所謂的vds(sat)其實在我來說，它是一個滿足MOS進入飽和區的條件式而已........
4 |; S3 C& M4 X8 `
而所謂的條件式就是Vds > Vds(sat)，一般在我的設計會讓Vds大於Vds(sat) 0.15V左右~~~

那麼Vds想當然爾是越大似乎越好........其實Vds越大或許比較好滿足MOS進入飽和區來操作......
8 C1 g. W5 v( b7 ?, l5 N# n+ p
問題是它相對壓縮了電壓的輸出操作區間~~~~~所以囉.......

一般設計電路，以一顆OP來說......要看DC操作點看的不是OP本身的MOS偏壓，

而是給OP做mirror電流的"偏壓電路"本身，它才是決定這一顆MOS是否符合所設計的輸出電壓準位~~~~
: G' z, G. |. a* q4 m" u
- W% G6 L, P* T6 b以上是Vds(sat)跟一些電路的少許觀念...........

================討論M5 start-up 分隔線=======================
# l" O5 o$ l3 I. a9 b$ l
一般你要模擬所謂的start-up MOS，以你上面電路為例，當你不加入M5這一顆MOS的話......

你可以在spice檔內下一個初始值的指令，
$ ?" d. o' N: [6 X/ u0 j9 S, t5 o
! z, E8 b/ {' ?1 `我們先假設M3的G、D與M2的D接點為"QQ"，M1的G、D跟M2的G接點為"AA"
; m& Z, H# I' U- c6 n
* h" S  ^. ~9 F2 X然後在spice檔內下".ic v(QQ)=VDD v(AA)=VSS"~~~~~~

你就會發現你的偏壓電路的MOS都在cut off階段~~~

, G  ?2 T( k6 v6 z接著你可以加入M5後再來模擬，你就會發現它會慢慢把"QQ"這一點電壓往下拉到一個正常工作點.....
/ O2 I) g( |2 e+ j& Y( |4 d8 N
5 j( u7 m1 @+ z  b2 l$ \" }; o$ d這個模擬其實是一個real case會發生的狀況，因為在IC內部一般不給電情況下......

每一個節點都是"unkown"的，那就會有電流起不來的狀況......這一點你可以好好去想一下~~~~

=====================================================

你的M5的接法似乎會影響到M3的Iout電流.................似乎這種start-up只是很單純的一個
! d7 m; K1 Y+ h. ]# _! f9 {& k: t3 X
% ^$ S5 b4 E' M- T% `"weak pull low"的方式..........但是在實際電路上並不是一個很好的start-up方式.......
, \5 J9 j0 d* c* Y6 u8 O3 S* W
5 b5 K0 F1 [  B4 L6 `9 q) @而這個應該就是你所謂的電流不一致的原因，你可以在list檔裡找到M5與M2的電流~~~~
: t% }$ [% F) ~! Z5 ~, |6 L3 C
然後在4V偏壓點..........觀察一下每一顆MOS的工作區域~~~~~
( {: A0 M' y  z- S! |
1 Z5 ?3 [0 ^& BPS：所謂的weak定義...........以start-up來說....我把它認為是一顆W<<L的MOS.......
: t4 j2 c( u9 j2 T% u
(ex,W/L=>0.5u/10u.....這樣的比例)

ffsher100

在我用了.ic設定初始電壓後
接著跑.tran~~~神奇的事情來了
/ R* e! H# ^; l% n( p- W2 ^
在沒有M5介入下...還是會startup起來....下圖有真相
2 e- i0 O- I7 N9 c3 S  s6 C
+ w( O" C6 p' V: `" ]
2 \" N2 ?, |2 A一開始power為VDD
3 D1 N' s4 N! E) L雖然M3的gate設為 VDD....M1的gate設為0v
& S* N' {) z9 G9 l7 p隨著時間的流逝....
) b, D6 j( H) ^M3's gate電壓看起來還是會慢慢的拉下來
M1's gate電壓還是會慢慢的拉上去
+ ^9 J$ r; d$ B* P: e/ T& ^
在看Iout, Iref在一開始時就不為0....
應該是漏電流.....難道是漏電流導致電路startup起來?
6 m# z; T) n- ^* f
PS:我覺得一開始M3的gate電壓就設為VDD了
power沒道理一開始設為0V....這樣好像邏輯怪怪的
1 h: r& i9 i& p/ z所以就把power一開始也設為vdd了....這樣該沒錯吧

lchuang

M3的Gate為VDD跟外部電壓是一點關係都沒......

說穿了.....它只是一個與電壓源相似的電壓.........

- l; n( m& s, M% f) s7 |那就是說M3的Gate是一個跟VDD很相似的電壓~~~~~~~
' T5 x; B1 N" h
0 _1 ^8 k; D# A9 \7 m, ^* w3 i2 {7 W# c5 l另外一點.....你的M1跟M2之間的"AA"也要設成VSS喔~~~~~
7 A8 S9 x. l( i8 J/ t. X
: K4 ~& h- ]# `5 U5 ?最後補充一點....................在做start-up模擬~~~~~~

. e- s$ P' D# G8 {/ r建議電壓源採用：vVDD VDD GND pwl (0us 0  200us 3.3)這方式來模擬~~~~~

Iref、與Iout要說是漏電流......那麼你要先確定所有的MOS都很確實的進入飽和區~~~~
0 c# a9 ^& R5 O% x* N$ T5 F% v
不然你的漏電流在transistor level來看是不太能成立~~~~~
4 J! e) L* ~) F/ r
* V2 E; ^  L) z2 l. I/ |畢竟可能有某顆MOS正處於ON的狀況~~~(只要Vgs>Vth就會有電流產生)

頂多說你的電路在尚未動作時所產生的漏電流~~~~~