doubt supply-independent biasing

ffsher100

i got a question from Razavi textbook in chapter 11.2 : Supply-Independent Biasing
& f4 Y& W, l" p2 q) }==>figure 1
==>figure 2

by figure2, it looks like vdd really has no effect on the figure 1 CKT.
3 ^. j% f5 n" V$ ?2 ^( K
the textbook also introduce start-up circuit M5 into the design as following:
6 _" ~# R$ Y  M==>figure 3
when simulating the circuit with startup(M5), it seem to be effected by VDD.
Current Iout, Iref vary with VDD.
In practice, figure 3 become Supply-dependent Biasing since startup must include.
how could this be? if using figure 3, supply- independent case never happen.
) r/ h3 H( |5 X
below figure, i sweep .dc vdd.
5 x1 ]- t+ i6 I2 ]7 R8 x+ \* ?
As you see vdd ramp from 0v to 5v, current Iref and Iout are not constant if vdd>2.8v

lchuang

從你的結果來看，分三種case來檢查.........
% w7 p1 E" ]& y( s" I  |* }
0 G, j7 }  [2 M1 E輸入電壓(分別為2.5V、2.8V and 4V)後，檢查你每一顆MOS的工作點，是否都為飽和區，
+ }( @7 [$ w, ~5 Y8 G! n4 z
並且記錄每一顆MOS的Vds(sat) 、Vds跟Vod

2 A% l9 V- m0 N5 G. O( Z(如果沒有Vod的話也沒關係......這是Vgs-Vth得來的，Vod這參數要H2006以後的版本才有)

有了以上的資訊你才可以知道問題出在哪............

PS：既然M5是當作startup用的MOS，那麼W/L比就不用太大，以一般設計來說W=0.5u L=10u
5 ?2 {7 t- Z9 T  _# M
算是一個建議值，但是還是得照實際電路需求去做改變~~~~
- E6 x: c3 J% b, Z
! k+ q6 N- |' Q+ k以上是給你的一些建議~~~~~Good luck~~~~

ffsher100

聽你這麼提起來....我想問個另外的問題
在hspice report中的Vds(sat) 、Vds的關係為何?
* C1 W* T3 a! _
我知道Vds指的是實際mos的drain-source的跨壓
2 F/ B# Z! x3 S: J3 a/ Y那Vds(sat) 我想指的是在hspice中的vdsat這參數吧
可是Vds(sat)指的是何意義?...我粗略在hspice的線上文件未找到相關說明

ffsher100

回到原來的問題.... 經過調整了mos的size...vgs變得較不會變動了
8 W9 p4 I" D( i" R
但是Iref&Iout的不一致性還是會出現
% ^( |2 ]* i! C' ~9 a/ f8 W就如同lchuang提到的去看的結果2.5V、2.8V and 4V皆在飽和區
- k  c0 B! v9 u( O我覺得應該是mos的Rds(ro)電阻不夠大所致...以致Vds改變IDS也跟著改變
: c9 v; X( W- m& `6 ?: f
另外...有個困擾我很久的問題....Startup mos: M5真的有用?
! J6 V6 ~$ r4 p6 m在我的模擬中....M1~M4的MOS都可以正常運作....不懂何情況會需要M5
就書上說要用到....但實際上在模擬就是模擬不出這種情形(M1~M4 startup不起來)

lchuang

$ a' q- @8 a( a! \9 L& N
先來討論一下所謂的Vds(sat)：
. Z/ |! O0 r! `3 l
你試著模擬一個固電電流源，如一顆PMOS~~~~S接VDD，並且G跟D互接然後掛一個電流源(ex,20uA)
; e- B& I8 ?9 J( r" G, K
W/L可以先固定一個值(ex,5u/1u)，然後觀察這一顆PMOS的vds(sat)~~~~接著把電流源加大至40uA

8 J- _6 o4 B* i7 l' W, a0 H& o然後你就可以看出Vds(sat)會明顯得拉高.......

, z" w( r% \' o6 O+ I- b1 h至於所謂的vds(sat)其實在我來說，它是一個滿足MOS進入飽和區的條件式而已........

而所謂的條件式就是Vds > Vds(sat)，一般在我的設計會讓Vds大於Vds(sat) 0.15V左右~~~
5 t& H& S0 F# n1 F6 V- `& j
那麼Vds想當然爾是越大似乎越好........其實Vds越大或許比較好滿足MOS進入飽和區來操作......
- G3 H' b! Z" i7 c
5 H8 A% w0 J# }$ ~, S6 b, q2 A問題是它相對壓縮了電壓的輸出操作區間~~~~~所以囉.......
( m# v: T* Q5 s- R3 n
一般設計電路，以一顆OP來說......要看DC操作點看的不是OP本身的MOS偏壓，
2 B8 q, U# Q; D3 ]
$ m1 S5 \2 A% n9 i# Q9 U8 v而是給OP做mirror電流的"偏壓電路"本身，它才是決定這一顆MOS是否符合所設計的輸出電壓準位~~~~

以上是Vds(sat)跟一些電路的少許觀念...........

================討論M5 start-up 分隔線=======================

8 h, a" @7 x% v" Z, C一般你要模擬所謂的start-up MOS，以你上面電路為例，當你不加入M5這一顆MOS的話......

1 F2 k/ g6 c) I1 ^6 D) H( ]1 I你可以在spice檔內下一個初始值的指令，
# g$ R; l2 S, N
我們先假設M3的G、D與M2的D接點為"QQ"，M1的G、D跟M2的G接點為"AA"
( }5 t( h. B. a" n5 ^3 N3 G% M/ G
( q9 Q8 X% F5 S% V( @3 e( z9 ]' G1 w然後在spice檔內下".ic v(QQ)=VDD v(AA)=VSS"~~~~~~

) R, ~! T! f" u: e' a* Y% {你就會發現你的偏壓電路的MOS都在cut off階段~~~
  C6 x- I+ V* Z  N: q  v$ p  D8 F; N+ X& c
接著你可以加入M5後再來模擬，你就會發現它會慢慢把"QQ"這一點電壓往下拉到一個正常工作點.....

9 h5 b5 i- o% m5 M# P" p這個模擬其實是一個real case會發生的狀況，因為在IC內部一般不給電情況下......
/ Q' i; a+ `, X3 T% c2 s
5 W2 [  K# l8 L* N- p每一個節點都是"unkown"的，那就會有電流起不來的狀況......這一點你可以好好去想一下~~~~
! a0 v  z/ l. `/ K6 ^
=====================================================

1 {( x$ J/ _$ O你的M5的接法似乎會影響到M3的Iout電流.................似乎這種start-up只是很單純的一個

; n4 e8 ]% h" w) E( F( d  T! T7 N/ A# v"weak pull low"的方式..........但是在實際電路上並不是一個很好的start-up方式.......

而這個應該就是你所謂的電流不一致的原因，你可以在list檔裡找到M5與M2的電流~~~~

6 P6 R6 E- O9 }3 O0 q5 H8 N然後在4V偏壓點..........觀察一下每一顆MOS的工作區域~~~~~

1 s3 f& y$ F( v$ l, `# c3 J, DPS：所謂的weak定義...........以start-up來說....我把它認為是一顆W<<L的MOS.......
: X" G$ x5 p6 u' G0 R
% F" H* F# F* i' O, _6 l(ex,W/L=>0.5u/10u.....這樣的比例)

ffsher100

在我用了.ic設定初始電壓後
接著跑.tran~~~神奇的事情來了

在沒有M5介入下...還是會startup起來....下圖有真相


0 h7 _/ l2 x+ J$ h4 r一開始power為VDD
雖然M3的gate設為 VDD....M1的gate設為0v
9 \2 t7 f2 J4 ^  ]隨著時間的流逝....
M3's gate電壓看起來還是會慢慢的拉下來
5 X8 Y6 Y$ H7 i- F7 sM1's gate電壓還是會慢慢的拉上去

3 O9 M. t* o( A  N! l- D在看Iout, Iref在一開始時就不為0....
3 T! L/ C! ?9 F/ b應該是漏電流.....難道是漏電流導致電路startup起來?
1 H5 {  v$ f% y7 Y2 [
# {. W9 ^; f2 J; b9 \. L; TPS:我覺得一開始M3的gate電壓就設為VDD了
power沒道理一開始設為0V....這樣好像邏輯怪怪的
所以就把power一開始也設為vdd了....這樣該沒錯吧

lchuang

M3的Gate為VDD跟外部電壓是一點關係都沒......

說穿了.....它只是一個與電壓源相似的電壓.........
, w$ B" D  X% j) R3 `. Y
3 n$ P9 |$ \, _# Z8 `; l那就是說M3的Gate是一個跟VDD很相似的電壓~~~~~~~
' M: a9 e/ c. u, [" B; e: |: g
另外一點.....你的M1跟M2之間的"AA"也要設成VSS喔~~~~~

+ V  i8 b5 a' V) I9 q$ }最後補充一點....................在做start-up模擬~~~~~~

4 L5 h' A/ o5 N# K! Q/ D: ^; J建議電壓源採用：vVDD VDD GND pwl (0us 0  200us 3.3)這方式來模擬~~~~~

Iref、與Iout要說是漏電流......那麼你要先確定所有的MOS都很確實的進入飽和區~~~~
. L$ M1 D+ b+ ?
不然你的漏電流在transistor level來看是不太能成立~~~~~

2 y4 [" t  i: l& E畢竟可能有某顆MOS正處於ON的狀況~~~(只要Vgs>Vth就會有電流產生)

頂多說你的電路在尚未動作時所產生的漏電流~~~~~