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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › INL與DNL怎麼模擬!?
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[問題求助] INL與DNL怎麼模擬!?

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1#
發表於 2011-7-3 00:10:05 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問一下各位大大，INL跟DNL怎麼模擬!?
- I& k% i' F# e) Y
  D: Y" L" [: s1 Y9 U4 A看之前學長都是直接跑好幾控制字組在用Excel去換算，感覺很慢...
. B/ D) Q5 a4 ]) B7 o+ A* v4 ^. ~hspice可以直接打.meas去模擬呢!?/ t! N( j( D2 Q  Q! ^6 `
2 t  [* {5 s4 F6 n0 b. D& H2 V* p. t
之前有聽學長說Spice Explorer可以直接顯示，不過學長沒有深入研究就走人了T_T6 V( b* t- y4 P4 p& r; e$ E
請求大大們可以無私教一下小弟~~~感恩!!
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sjhor
2#
發表於 2011-7-8 16:20:52 | 只看該作者
請去看measure的HSPICE的menu., Z/ Q. H$ y$ A7 o8 C  ]
它可以測量之外，也可以寫成數學的運算式，這一部份需要依你的實際狀況來寫。
- G. B3 V4 V$ j+ b所以建議你多看Manu，如此你才可以成為 HSPICE的高手。
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rice019
3#
發表於 2011-7-18 10:26:55 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了
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4#
 樓主| 發表於 2011-8-17 21:24:31 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了
0 C& w: f8 U; f+ u, {# Krice019 發表於 2011-7-18 10:26 AM
6 ^. F5 B1 |" d. X% b
* ?" I/ u: S) u! Z  B4 t

. R0 m+ F8 {9 B. fSpice explore 不是很熟，我比較常用Cscope，- z* }9 [1 Z  v  V$ v" \( \
Spice explore 還在研究中...6 x9 K4 |! K, S7 E
據說它還可以直接看眼圖等等....，可以省略用hspice寫meas的分析!!
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finster
5#
發表於 2011-8-18 02:39:21 | 只看該作者
我以前的作法是依照公式寫成.measure的方式來計算, i& t( X1 Q6 A
hspice中的.measure很好用,建議你多多使用,在很多時候會很方便
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6#
 樓主| 發表於 2011-9-3 17:37:02 | 只看該作者
想在請問一下各位大大，INL跟DNL怎樣的range才較優
5 s0 @/ A1 J6 }! Z會因操作頻段的不同，規範有所區別嘛!?
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finster
7#
發表於 2011-9-5 06:48:38 | 只看該作者
如果你跑出來的INL和DNL在SPEC內會因為頻段的不同而有不同的結果
- t3 J& u9 ^4 D; ]  n那表示你設計的ADC或者DAC的頻寬不足,故而才會導致在不同的頻段上會有不同的結果
2 E) ]1 V. D4 N& M% h4 P) K# Q1 q建議你確認一下
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8#
 樓主| 發表於 2011-9-5 14:29:30 | 只看該作者
我的電路做的INL&DNL是(100fs/100fs)，但是我的hspice跑的tran step=1ps，我跑完的波形模擬，所量測出來的INL&DNL非常的差...
3 _2 {- }& {! z! H: Q! L$ V$ M是否我該將tran step的精細度調整為100fs，
6 f- z& Q( k1 E我有試圖跑過100fs，所寫的meas在.mt沒辦法顯示...
* l( A: H8 |3 k& D- K! E% F6 r- n
- K$ C- M1 y( z另外一提，我之前所問的不同頻段下的INL&DNL的優劣意思是，在操作頻率500MHz，INL在正負多少內才算理想!!
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finster
9#
發表於 2011-9-9 00:28:31 | 只看該作者
若是操作在500MHz,那是非常高速的電路
2 w# m2 _4 f) N  k! h因為不知道你是採用那種電路架構,採用什麼製程和工作電壓以及幾bit的電路
5 j; K- \8 x- i& e; Z& L- N實在很難理解INL & DNL非常差的原因; Q+ X, i9 {, K. d+ u" I, |
因為不同架構,幾個bit電路和操作頻率,以及製程都因影響到輸出的結果
) \& V$ b* _; q% B, ^光從你的描述,實在很難解答
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10#
 樓主| 發表於 2011-9-13 15:50:20 | 只看該作者
我運用的是傳統的反相器鏈(Inverter Chain)架構的DLL，; r8 G3 {, T/ K. k- p9 Y5 u9 B
採用tsmc 0.18製程 電路設計是8*8bit，8 }3 k" m6 U# C: ?2 e' X

/ ^0 d% M7 g, F- j) V: _所以照理說，在操作頻率500MHz下，Resolution=2ns/64=31.25ps
- r2 J& m: ?. N& D3 G5 T故我在做tran分析時，tran step掃1p是否不足，+ d8 K4 b( N; a% Y  R/ Q8 v- ^6 g$ b
應該掃0.01p，電路準確才合乎分析...
# v" f% n# r! x
5 p# f  ^* X0 {5 z: H% ]我在猜測，我的INL之所以不理想(不等分，在做64等分切割時，只有第1與第64最不均分，INL>1.5~2)，
9 @7 \$ r, b  a& S$ P2 l( b是否在我spice電路分析的設定就已經有誤!
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qy79
11#
發表於 2011-9-23 09:44:50 | 只看該作者
学到了很多!!!!!!!!!!!!!!!!!!
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finster
12#
發表於 2011-10-3 06:57:50 | 只看該作者
你的INL和DNL與我認知的有所不同" `" S* h: }# X6 f; R
故而才會產生錯誤的認知# y4 d- @/ h4 K3 V/ o( Y
我一直以為你遇到的問題是ADC or DAC上的INL & DNL問題
/ ~- b8 ]5 Z" R4 ]% i但若是DLL,我倒是第一次聽到有INL & DNL問題,這就己經是超出我個人能力
: T* F2 }4 ^1 ?) P) {# |% Y7 H2 `PLL & DLL我還算熟,但我還是第一次聽到有這種問題
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fireball
13#
發表於 2011-10-7 17:37:41 | 只看該作者
你模擬的時候有用.option accurate嗎, 你的精密度要求已經很高, 所以加了這一行模擬起來會比較接近你要的答案
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bulcas
14#
發表於 2012-3-20 21:40:55 | 只看該作者
這篇文章讓我受用良多！！！
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15#
發表於 2012-5-30 22:00:02 | 只看該作者
回復 10# a7893657 ( D7 e, E) w+ g

" Q; N' e0 {; i- n  O/ P: L4 I: Z( w老師說，我們的掃描頻率定為resolution的兩倍就已足夠，一般都是10倍.
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16#
發表於 2012-7-17 18:25:32 | 只看該作者
感謝分享 讓我進步 對ADC的量測來說
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