前模擬跟後模擬的問題

d1372519

7 G( L$ A" F- B- V
第一張圖是前模擬 第二張圖是後模擬
3 Z4 m, V: [  k, }因為後模擬想快點看結果 所以時間只有2u
$ I3 I5 l& c( q不過很明顯看得出有問題

5 E% D$ o, p. S  k7 K圖裡面 第一個是reset 前後模擬都很正常
- F5 l2 d  s1 ^7 J0 S" I          第二個是8p電容充放電
          第三個是1p電容充放電
          第四個是輸出vout

: h$ ~0 a& E3 T& b6 }% r: I' a現在遇到的問題是說 Layout的 DRC LVS 都通過了
% W) A' s* m' P8 i但是前模擬跟後模擬的圖差很多
前模擬跟後模擬的測試程式都相同
1 R3 }$ e* Y0 `4 O: e6 ~- g前模擬 2顆電容充放電都很正常 輸出也有鎖定
+ m4 Z+ H& i) Q/ p) r9 X- w: `$ d後模擬 2顆電容充放電 都直接放到0 輸出也沒有鎖定
. j+ Q6 E# k- R# v. X+ [
; |$ H  g3 U, P; l3 d  Y最納悶的就是DRC LVS 都過了 不知道為甚麼前模擬跟後模擬會差這麼多?
2 |8 I3 A/ Q9 R不知道是甚麼原因
$ Q% y% W8 f$ ^. Z此電路有用到電流鏡 但是檢查了很久應該是沒有問題的
5 ?' L( a% e3 C還是layout有什麼需要注意的?
或者是測試程式的問題?
請高手幫忙解答 謝謝 小弟感激不盡

terriours

什么类型的电路啊？
从模拟的结果看，8p电容的放电有问题，看看layout和电路关于8p电容放电的路径。看看后仿真的netlist的相关路径，吧这条路径上的净胜参数加到前仿真的电路中去，看看合后仿真结果会不会相同，有助于找到问题。
不知道对你有没有帮助。

bernie820

@@嗯~~~
1 |* c- E! z! ^. m) o6 U
5 `$ q6 [" `$ q0 I/ Edrc跟lvs過不代表pre和pro會一樣
2 _6 b+ P9 F  A
# Y# G, B# l7 F1 ^: E1 c那只是驗證

1 H: b; V) ]9 w* T- ?取決你的最後結果應該是pex才是吧!

smilodon

DRC/LVS正确只能说明你的Layout功能基本和schematic一致，而性能需要layout性能来保证，因为schematic里几乎是理想连接，而实际上layout里devices之间连线有寄生电阻、寄生电容，而metal之间也会有cross talk，你可以想想哪种方面的影响会导致你smilation发生错误？