請問layout後的電流

bernie820

您好

* y2 B1 e1 L7 H我設計完一顆opa(cascode_opa)
pre_sim時，輸入端上方的主電流是40uA
差動端電流各20uA
5 @% }& k! C2 \3 Q* M
% i! o$ C6 _! O3 c- X& `2 P但是pro_sim後的主電流卻變只剩10uA
差動端只有2.5uA

請問這是layout上的問題嗎?
po一張部份圖請教各位!
. c  ~9 D& L9 t
下面是差動開關
* @, j8 H; F. H0 {9 Z, A上面中間是主動流源

bernie820

那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。 ...
ONLYFLYSKY 發表於 2011-5-6 06:37 PM

3 @+ S/ D  O$ M5 G" ~; m6 W6 Y  Z

. N' \: \' T$ P6 I3 G) P2 m


您好

一開始沒有注意到我用到poly連
, {  X, v$ J5 ~% Y& q
但後來我把gate端的地方改用metal連接，可是好像沒有比較好耶!
結果是一樣的~

可以給個建議嗎?(應該不至於會差到這麼大)
/ w2 x$ ~, t  [9 o2 b
0 u) G9 Z6 z" g2 ?/ \1 s而這種layout排法我是參考一本交大電資，所教導的佈局方法!

bernie820

抱歉剛英文打錯是driving 不是drivering

3 h8 v& `9 H7 [3 J" d! kRD給我的觀念

->GATE不吃電
h2off0202 發表於 2011-5-9 05:18 PM

- D2 E) s0 ~/ K# o/ j9 T  W( A) e( p
, `: f) h# }6 q3 u; X, Y
您好

, D7 M8 S, P3 J' s所謂的不吃電是指不吃電流是吧?
這個我清楚

所以說再prosim時vdd就要加大來試嚕?
我試看看!
" J! @: e: p) `% h' R% {
目前正改架構
0 D! J9 W6 I2 U# a$ n) D# S
8 V7 j4 N1 ~4 a; N3 M謝謝您
- G$ l3 v$ D, K( f( q若有更新的想法也麻煩您

bernie820

回復 8# shkao0201
: E: [0 I( s  B7 [8 i) ~# |

1 c. \2 \8 J9 j. S+ o  \

+ U# p& {0 Y7 o! O/ N    可是我現在的問題是layout後的電流變好小!