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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 請問layout後的電流
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[問題求助] 請問layout後的電流

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1#
發表於 2011-5-6 16:35:27 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
您好
4 r+ w; ~5 y( S: |/ l5 D
) k& t% W' a, W6 n9 L3 E我設計完一顆opa(cascode_opa)
: j- H% a8 C& I8 k3 H6 @* qpre_sim時，輸入端上方的主電流是40uA+ k, V" n: T: V' m4 k
差動端電流各20uA
' d" P! N/ e, i9 {& c4 j! W0 X5 _) C6 E2 C6 v4 O" d' f
但是pro_sim後的主電流卻變只剩10uA
- L6 u1 Z* k" n差動端只有2.5uA
1 p3 B5 m0 s; g* ?
9 v( {- ~6 P7 U0 A7 i! B請問這是layout上的問題嗎?
4 X$ D4 l# z  W0 a& ^0 z$ hpo一張部份圖請教各位!8 U2 }$ Y  G' r/ a9 V8 ?
. X$ z( ~% P  a8 }& U
下面是差動開關/ P% S$ e! C* p: u* s& P+ p
上面中間是主動流源

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16#
發表於 2012-5-21 10:14:22 | 只看該作者
你的METAL 有二層可以畫~~所以在上面一排SOURCE 端鋪METAL2 接POWER,要粗最好是MOS WIDTH 的一半( k: t& w# r( W- i  ]

( F- L/ ?* n8 b% `: w下面那一排MOS OUTPUT鋪METAL2輸出,一樣是MOS WIDTH 一半
2 ^" h0 D% j) S5 U& i% T4 J6 c0 M& Q2 E9 P
試試看~~
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930709
15#
發表於 2012-5-13 20:48:48 | 只看該作者
謝謝大家的分享!!小弟會虛心受教!!
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930709
14#
發表於 2012-5-12 21:45:06 | 只看該作者
你的製成是什麼的阿?很不一樣ㄟ!!
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13#
發表於 2011-11-24 19:11:36 | 只看該作者
我也覺得power 太小 能不能鋪上一片VDD去跑post-sim
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12#
發表於 2011-6-1 20:21:28 | 只看該作者
回復 6# h2off0202
7 Q* u' \. H2 i  c  E, s& N; c9 W
- F# {8 y* Y9 t' S
    您的講法有誤點，
# q# w3 H. {$ X" ?2 R# k: r% M5 U' _! a; J6 I. a) U
POLY不吃電，那意思是用POLY當電阻時也不吃電囉，那POLY電阻畫大畫小都沒有差囉。' h' {+ p- R& e! I

& v& l/ }5 T$ P. C/ JPOLY電阻是會吃電的。( r% n# B* [! g2 \

, E- f; F0 N8 _% M不吃電是指，當MOS元件在不導通時，SD間經過的電流受到GATE的控制而不會有所謂的能量的消耗，而對於大元件的MOSPOLY的阻值是有一定程度的傳導速度影響，要怎麻解決請照一般的COMMAND SENCE來解決。
0 e& e1 o; W- J& ^+ o
) a+ D/ y# t( s4 S$ H. M5 H吃電，這名詞，我的感覺並不是單指所謂的電流或電壓，而是能量，P=V*I。----->這基本電學有教。
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11#
發表於 2011-5-30 20:56:37 | 只看該作者
回復 4# bernie820
/ \* s/ q% J  B$ U0 w  }. e+ \) \  T& [1 l) |- l1 {! f
( n0 o7 c  F% A6 S( t! o/ ~
    嗯，說真的，0 M# B6 P- q& {7 H
該要圍的地方沒圍，\
# u- `6 Q/ @6 n. a重要的結點是否將電流供應量考慮進來，--->線經大小影響你的輸出/入電流，( X+ t. u8 C- B6 M$ K6 t/ b. q
電源供應量是否足夠，
+ {+ v" o( w; S& t. Z: z
( \: g* }2 A. v  g. H拿到的參考資料是多久之前的資料，% J" j$ T1 @: S* u6 I4 k5 d* b
參考資料是否符合目前您所用的製程，3 y# X* L2 {+ c

0 m, Q* S! W- \" N3 p對於目前使用的製程，所選用的材質參數是否有考慮進來。
4 e  @# e; ]# z  |7 }( w
9 ~2 F& g' |( I3 P' D請再付上您的電路圖。8 `# p( ?: Z" d, l' w
7 V" f. {6 B. m) K5 i$ g
以上觀點，參考看看。
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10#
發表於 2011-5-14 20:45:11 | 只看該作者
Power 是否給足夠?Routing Metal Width 足夠嗎
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9#
 樓主| 發表於 2011-5-14 12:17:12 | 只看該作者
回復 8# shkao0201 2 e* J4 `. m$ V* g, m

3 W7 }+ x+ A" [4 @: }. R, [$ _, N, X
1 h7 ~+ V  L- D) G9 B# s
. }, C. M# H5 K
    可是我現在的問題是layout後的電流變好小!
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8#
發表於 2011-5-10 11:59:23 | 只看該作者
不Match  容易受製成變異影響
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7#
 樓主| 發表於 2011-5-9 19:23:34 | 只看該作者
抱歉剛英文打錯是driving 不是drivering! F% i3 h* A2 V! T) {
8 t1 l$ N: c3 ~8 P
RD給我的觀念3 Q+ n6 t, q+ ?8 `
. T$ a3 r" Y# @
->GATE不吃電7 ^; ]; o8 w# F/ B( u! z
h2off0202 發表於 2011-5-9 05:18 PM

1 H" U7 G. \' h4 M7 K! |2 u3 q+ b8 Z' [1 }, H

, j" z: I7 n" z4 B+ c您好& ?/ w; }* U+ @7 @5 r
! w/ a& k3 g. w: Q
所謂的不吃電是指不吃電流是吧?- A" x9 S( R6 I5 L$ T* I- W
這個我清楚
, d" E/ s7 {# u! b. H
% Y' J3 e. j+ c; w7 Q1 k/ A  H所以說再prosim時vdd就要加大來試嚕?
% E7 h: Q& w* V3 x3 O我試看看!. a, j! `6 v* h$ p( i' ]/ E
, e' c6 c$ M7 @0 m7 P( y
目前正改架構
; H$ J* F8 }& C, r8 p  V  t( ]- J& H- x% x( m
謝謝您
" N5 t. ^% }# p% f  }. y若有更新的想法也麻煩您
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6#
發表於 2011-5-9 17:18:53 | 只看該作者
抱歉剛英文打錯是driving 不是drivering2 _0 P, j7 C( \4 h- L
& D8 M5 I) O8 d+ M
RD給我的觀念9 z+ M0 `1 |5 ]  F

/ P) C4 l! S$ M4 n->GATE不吃電
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5#
發表於 2011-5-9 17:13:18 | 只看該作者
你好小弟不是RD,我認為LAYOUT影響的不大
  h0 k6 O6 w9 ]不過看一下LAYOUT我覺得可以把GUARD RING上端處加粗畢竟從MOS的角度來看若是希望MOS DRIVERING能力夠強,則會加大他的WIDTH. @+ S9 M* w9 ?0 s
但是光加大MOS,但源頭不夠粗相對IR DROP則也會比較大,若還是沒差很多看你LAYOUT並沒有其他會影響結果很大處
1 w4 S) y+ c$ c: e' S; y+ ]# q; c- [" n$ n
以上是小弟的淺見,若沒幫助還請見諒
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4#
 樓主| 發表於 2011-5-9 16:08:40 | 只看該作者
那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。 ...
6 e$ a4 q' ?5 _2 `# E( QONLYFLYSKY 發表於 2011-5-6 06:37 PM
% F+ v  C; e8 z8 @

; B9 g2 r4 \+ u% Z2 C& O, M
; H9 X& N& f7 j3 l( a0 E; N
% i+ R; z& N; G/ s9 R3 w% G' @$ {+ j& z$ D

2 [* Y% F: o% d5 `您好
1 _! C% v( |5 P6 X4 [
, N" e  X9 M* R: r一開始沒有注意到我用到poly連* T# ~6 u% I% Y3 `8 }6 W

2 @  W6 a1 J: Y. m( v4 x6 N但後來我把gate端的地方改用metal連接，可是好像沒有比較好耶!
- v7 B, u( F. {# Z- g$ H結果是一樣的~
  t' a$ |- c( t( j5 m
- h/ a$ E+ G+ R4 }0 z9 ]5 l可以給個建議嗎?(應該不至於會差到這麼大)
- x) r: e$ @& w& k. e, M+ D& j
6 h+ g9 J. m8 S3 P而這種layout排法我是參考一本交大電資，所教導的佈局方法!
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3#
發表於 2011-5-7 00:06:34 | 只看該作者
不知道你有沒有電路圖跟他的size0 V* d4 L8 S/ ?( Y( f" h9 q& C, {
$ V$ u" H5 f1 L1 k6 H: E
有的話可以貼起來，小弟實力還不夠，9 q4 L7 R0 L+ M  H% e

) ~- e% p2 C; L# E! m5 Y& i! a' t6 U需要電路圖跟他的size才可以做一些比對，謝謝。
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2#
發表於 2011-5-6 18:37:53 | 只看該作者
那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。
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