想詢問使用DC合成，為何硬體卻動不了

lj0113

3 E2 ~$ Y. O( L0 Y0 U
0 x2 A# P$ p5 n# |5 u  v+ d各位先輩：
$ x4 L: J& |, @% j  b, F
小子目前在處理一個硬體，合成後其輸出waveform經過reset，然後再幾個clock cycle  其輸出就開始呈現unknow狀態
8 N. `9 M8 |! o; l- R7 p" F, ^; _由於這個硬體不是我負責  我得負責把它合成出來....造成我不確定原因是否是rtl亦或是我DC constraints下的不夠好
但我知道有人合成完後，電路是可以function work(不過我實在不太好意思  一直去打擾那人= =)

2 x9 K5 R# }+ z- t& I( ~以前我用類似這樣的constraint去合成比較小的電路都是ok的，目前這個電路真的比較大，所以我在想說百分之百一定是DC這邊constraint設定不好= =
/ P, X; V5 m( H導致我合成出來的硬體造成輸出都是unknown
K了一些資料  但尚未發現一絲一毫哪裡有錯....
% Z0 |/ I+ ]$ d/ j我的constraints大致設定如下東西   使用的製程是TSMC 0.18um：
7 M+ B$ }' c4 p
" b5 r* A, J; w5 B4 I1 R2 D; ?4 ^建立clock

set_wire_load_model -name tsmc18_wl10 -library slow
% Y, R$ G0 t; N" g0 q. E- hset_driving_cell -library slow -lib_cell DFFX1 -pin {Q} [remove_from_collection [all_inputs] [get_ports clk]]
set_driving_cell -library slow -lib_cell BUFX4 -pin {Y} [get_ports clk]
set_input_delay  [expr $clk_in_delay + $clk_in_pad_delay]                  -clock clk [remove_from_collection [all_inputs] [get_ports {clk}]]
. Y. t& Q$ c9 J0 K6 h& gset_output_delay [expr $clk_out_delay + $clk_out_pad_delay]           -clock clk [all_outputs]
set_load  [load_of "slow/DFFX2/D"]  [all_outputs]
[remove_from_collection [all_inputs] [get_ports {clk rst_n}]]

leonhsu

可以查一下是timing 的問題，還是function的問題，
% G$ X0 K. G( R4 V! h: b跑一下Sta 和 LEC 吧！

digo

你的design有multi clock嗎？如果沒的話，我猜是你reset的constraint有問題，不然就直接看一下waveform就好囉，剛reset完就變unknown，還滿好追的吧？

* T% o7 ~% c5 L! [$ V既然有人合出來可以動，何不跟他要script來trace比較看看呢？不用一定要叫他解釋啊，你都會synthesis了，會看不懂他的script嗎？

richard0301

先check reset是同步reset,還是非同步reset,同步的看一下是否有recovery/removal violation ,非同步就看你testbench產生reset的時機