ㄍverilog 新手 有關降低design的面積

allenbody

我目前在寫一個計算機，其中我想問的是
% X3 r) M/ A3 ~" u9 Q假設 s ＝ a+b+c
這樣就使用了兩個加法器，有什麼方法可以使只用一個加法器卻可運算兩次，已達到降低合成面積
6 E, j. A- z/ u3 d8 I0 U- E2 C1 m; b要怎樣用？？
+ k" t, _: \5 A% p請教verilog高手，求救

tompaul

我记得designware里有这样的一个器件，应该算是csa的一个变种吧，好好找找
. l; z0 a% O2 s+ X" f
如果我没记错的话，应该是dw01_csa