PLL問題，Charge Pump 中 OPamp 的 Bandwidth 該如何決定??

hisanick

如圖所示，小弟我製作了這種架構的 charge pump ，使用 opamp 經 M8 調變讓C .D 兩點電壓相同。

然後再使用 CURRENT MIRROR 使 charge/ discharge current 相同


7 ^$ q; [7 @; [" k- ^; w% _我的問題是，我的 reference clock 是 24MHz 但是 OPamp 再 24MHz 的gain 為負值，CP可以正常使用 ( Icharge = I discharge)
* j0 D7 t$ O+ {7 N- C' Z
照理說 opamp 一端為定電壓，另一端會因 charge/discharge current 而 每一週期改變一次電壓
( i) @7 Y" q6 z8 i  }. t
" g7 @1 S( u6 I6 p# ?: D% S也就是說 OPamp 會看到 24MHz signal @ D 端
# F' t& g, v" S( b/ b
' L0 E1 R: p) Q3 o4 y照理說OPAMP GAIN是負值(dB) 在我的 opamp output 端 應該就不會有多大的變化了，但是我實際模擬的情況下 C, D 點電壓 幾乎是相同
1 h% F( M+ H, Q1 t( f0 ?
( D5 c% F* M7 y/ P換句話說，OPAMP 有在工作。
) I) H4 s2 {' x, P1 \& N
6 Y) p* _" y9 v0 v1 o3 }
請問 1. 我的盲點在哪呢???
/ S, a1 T& l9 E9 o7 ~5 J5 r( X7 p
# M3 T, L2 V. f; k- Z. j        2. 此架構OPAMP 的 BW 該如何去選擇??? (跟 Ref freq有關  還是跟我的 loop BW 有關係??)

jackrabbit

要不要說一下你怎麼模擬的呢? CL 電壓是從0開始跑嗎?
C1給多大? 試試C1拿掉看如何? 感覺OP其實是沒作用, 是靠C1在提供current mirror 的bias~

hisanick

要不要說一下你怎麼模擬的呢? CL 電壓是從0開始跑嗎?
C1給多大? 試試C1拿掉看如何? 感覺OP其實是沒作用, 是 ...
; `* o7 M# D6 \' v% |" rjackrabbit 發表於 2010-8-6 05:47 PM

唉呀我忘了說，我 OPamp 輸出端電壓，有內建 self bias circuit。 故上端 Current mirror 是有用的
模擬是使用 cadence 直接在 CP output 接 VDC 掃 電壓從低到高。
模擬後可發現 Charge current = discharge current.

d8961332

好問題,我目前也在遭遇這問題,拜託板上高手解答了

linping123

用VDC做的是直流扫描，OP在直流是是有增益的，所以能看到OP起作用了，两个电压相等。但在24MHz动作时，OP增益为负，可能就失去作用了，这时两个电流就不等了。

gyamwoo

用VDC做的是直流扫描，OP在直流是是有增益的，所以能看到OP起作用了，两个电压相等。但在24MHz动作时，OP增 ...
7 C6 @) n8 ]' j$ ulinping123 發表於 2010-8-12 02:15 PM

" A* |4 @& u5 ~' |
所以應該要使用暫態分析去看你CD兩點的電壓變化，條件就分別設置使control voltage往上升跟下降的情形吧

Chipfish

好問題,我目前也在遭遇這問題,拜託板上高手解答了

juro0827

雖然我用的是不同的CP
$ f; C: b( `3 l1 w& P% _但也遇到相關問題

jackrabbit

樓上已經有人回答了啊
這要用transient去模擬才對, 怎會用DC呢?
跑下去就知道問題在哪了~ 多probe幾點出來看!
6 F) E$ n+ r  Q7 h% _- R: r& Y如果不想花時間去寫up/dn的訊號, 就整個PLL接起來跑囉(前提是你其他block都要bug free...)
再想不通再提出來大家討論吧!