PLL問題，Charge Pump 中 OPamp 的 Bandwidth 該如何決定??

hisanick

如圖所示，小弟我製作了這種架構的 charge pump ，使用 opamp 經 M8 調變讓C .D 兩點電壓相同。
# `$ T* }# t* a! L4 _
, M: u2 t( ], m5 `: _% \# P! Q然後再使用 CURRENT MIRROR 使 charge/ discharge current 相同

( J8 i* S4 h3 T$ n. [, W0 Y
我的問題是，我的 reference clock 是 24MHz 但是 OPamp 再 24MHz 的gain 為負值，CP可以正常使用 ( Icharge = I discharge)
) N* D) \' Q( F9 O# t
照理說 opamp 一端為定電壓，另一端會因 charge/discharge current 而 每一週期改變一次電壓
" R; g4 d0 i: ~! b0 `2 |
也就是說 OPamp 會看到 24MHz signal @ D 端

/ k  o' `+ a2 ]照理說OPAMP GAIN是負值(dB) 在我的 opamp output 端 應該就不會有多大的變化了，但是我實際模擬的情況下 C, D 點電壓 幾乎是相同
4 I( O7 k; J" g! \6 X
換句話說，OPAMP 有在工作。
5 i- p0 S: M, O/ J& ~% [* S+ I% O8 R

3 ~8 ]% X& P" n6 j請問 1. 我的盲點在哪呢???
% q  @& |& D0 l
1 `* `5 H8 }/ U2 x7 W; \) u+ D: |        2. 此架構OPAMP 的 BW 該如何去選擇??? (跟 Ref freq有關  還是跟我的 loop BW 有關係??)

jackrabbit

要不要說一下你怎麼模擬的呢? CL 電壓是從0開始跑嗎?
$ `# x5 p7 P( rC1給多大? 試試C1拿掉看如何? 感覺OP其實是沒作用, 是靠C1在提供current mirror 的bias~

hisanick

要不要說一下你怎麼模擬的呢? CL 電壓是從0開始跑嗎?
5 ]7 M$ ?6 x/ {C1給多大? 試試C1拿掉看如何? 感覺OP其實是沒作用, 是 ...
% _7 I9 X1 \( Z* Q/ S6 ^( D1 ^jackrabbit 發表於 2010-8-6 05:47 PM

; a- ?# _% f) O+ k- F0 A, d5 B
6 Z- N- f: S% ?6 M4 S3 n唉呀我忘了說，我 OPamp 輸出端電壓，有內建 self bias circuit。 故上端 Current mirror 是有用的
模擬是使用 cadence 直接在 CP output 接 VDC 掃 電壓從低到高。
5 S0 ~( r/ I/ ?* J* z; t# _模擬後可發現 Charge current = discharge current.

d8961332

好問題,我目前也在遭遇這問題,拜託板上高手解答了

linping123

用VDC做的是直流扫描，OP在直流是是有增益的，所以能看到OP起作用了，两个电压相等。但在24MHz动作时，OP增益为负，可能就失去作用了，这时两个电流就不等了。

gyamwoo

用VDC做的是直流扫描，OP在直流是是有增益的，所以能看到OP起作用了，两个电压相等。但在24MHz动作时，OP增 ...
linping123 發表於 2010-8-12 02:15 PM

7 R9 J, v" H, d! `
# K, d: e& e" {+ e, O所以應該要使用暫態分析去看你CD兩點的電壓變化，條件就分別設置使control voltage往上升跟下降的情形吧

Chipfish

好問題,我目前也在遭遇這問題,拜託板上高手解答了

juro0827

雖然我用的是不同的CP
$ d9 m/ E* v7 c' _; D# p! D但也遇到相關問題

jackrabbit

樓上已經有人回答了啊
! a# o) n' Q6 f- y這要用transient去模擬才對, 怎會用DC呢?
跑下去就知道問題在哪了~ 多probe幾點出來看!
如果不想花時間去寫up/dn的訊號, 就整個PLL接起來跑囉(前提是你其他block都要bug free...)
再想不通再提出來大家討論吧!