90nm SAR ADC leakage issue

pennyddt

小弟第一次發文如有觸版規，請版大移除謝謝～～另沒有混模設計的版，故在此版發文^^

7 E2 U7 v8 H& m7 \  I9 N因沒有90nm的設計經驗想請問各位前輩，而目前規劃需要low power且在stand by下的時間長
那些電路需要針對leakage的問題去做改善呢？
4 L5 c. n1 O- C; @7 c另有改善對策嗎？(如有相關paper可以study，麻煩告訴我paper篇名即可)

2 q' i  z; r5 V9 w# j0 ?# }* \% c/ [

" T8 W2 G! m; m目前想使用的架構：single end charge redistribution SAR
% F! h' J: n  S- X2 p- B2 x  Z
架構電路：
8 D: `  q. b3 a1 N$ A3 x6 G" ~1.比較器
2.SA暫存器
3.sample&hold
4.charge redistribution DAC(switch capacitive電路)
( |1 a+ H) I$ g& o  z
5 @& Y, G! m7 f/ YADC規格：16KS/s以下,10bit以下,約1V電壓

; S  S- n5 }# T, X" M
謝謝大家耐心觀文 ！！任何想法歡迎發文討論喔～～^^

jameson2

可以參考IEEE之"A 65-fJ Conversion-Step 0.9-v 200-kS s Rail-to-Rail 8-bit Succexxive Approximation ADC" 架構跟你所要求的大致是相同的^^..，小弟之前也是做0.9V-10bit的SAR，在leakage的部分比較注意的是register的部分，尤其是長時間stand by，static Leakage,static Power 都要注意(修改放電路徑)，比較器的部分則是注意Charge jection，小弟的一些想法和經驗，希望對您有幫助囉~~

pennyddt

jameson2大～～謝謝你的分享！！我再study一下該份paper ^^