模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：

3 Y3 E) O5 [( u2 q小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
  a+ N9 ]1 V% w不知道是架構選取的問題，還是有哪些原因是沒考慮到的
! K6 A- [' r, s1 U3 ^7 T; ~; ]煩請專家們抽空給點意見，謝謝

架構如圖:
5 {: j* w6 W" o/ B* E/ _
) y( O% z3 o2 p& c( \3 o
; W" B! d4 k: X% R" h) Z' O其響應如下:

Bookert0921

您好
7 T* [2 |; ~3 x
  V  o( Z1 u0 s我原先的miller cap是4pF, totally frequency response如下


4 Q7 i' |: P  ~2 Q當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應


就只是振盪變緩了，可是整體現象仍不變
不知道該怎麼辦~~感謝您的回答

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
# }5 t$ \6 d# P: r其電路的接法就如同傳統的unity gain buffer如下
- z& k: V$ r& R9 |( n% J- Q% w, N在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
6 v6 R5 ^' l; Z
/ ]1 Q; O# R. T4 B* y4 c很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
此時的slew rate就"看似"為正確的

但對Y軸zoom in會發現還是有奇怪的振盪信號存在

3 u. F' T( y! v6 |" V" A打弦波去做測試，發現在input為100-MHz時
會有一個很明顯的反轉現象，關於這個我沒什麼sense
- i& }- s0 |' k! U/ q4 E( Z打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下

- Q5 k* @2 i5 {在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
7 M4 a7 m& E! I4 ?8 P" m6 p然而這個現象比較像是在某個點上滿足巴克豪森條件
能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的

6 ^/ |( }0 Q) V* c
* O7 |$ R& k$ D0 O! l8 B$ O/ i

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財

  d, y% Y) \& n( r1 q1 K( E4 X以下為第一部分

.option post accurate acout=0
7 u# m8 K+ @; N+ B.global vdd gnd!

0 b0 f: K% x2 y4 x( W  p: I****** Supply ******

8 T+ p( P+ C5 ~; ^Vdd  vdd gnd! 1.2
6 z! G! Z9 Q  B; K7 aVss  gnd!  0  0
8 ?8 q" ?+ d* S% j" z# GVin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
, Q. I. V. U1 }& r: q*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
9 y' d, T5 v5 t, _) ]' Y**************************************************
9 G0 N* v+ z, N3 M
# u- G3 `& R8 n, w2 x5 @$ ~*bias*

2 ~% s- @: {# G, z+ S7 e% y8 Y.subckt BIAS vbiasp vcascp vbiasn vcascn
3 [4 g: n% O" s% d7 D+ }
# R" R8 L5 _- S1 [1 i+ Q) SM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
8 J: B( o: L6 y0 S# Z1 H& Q. n% NM5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
7 @+ p  [7 [+ N: a- I4 jM9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
! `. Y, G- w' E- jM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
: Q0 V0 s( y- B0 S4 c7 WM12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
8 o5 s) M, t* y  L4 _; U0 PM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k
2 b) N2 W2 d1 U1 N/ Q  y( p
, }* {  q* U- C% g8 Z*start-up*
8 U4 {+ \& U0 y! _# cM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
6 K' G. V9 r2 e* zM16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
2 F; E* j3 E7 g+ ^0 ]# o2 c9 n9 g1 ]M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
4 u6 [: a; Y5 W1 q# X$ Y2 Z
  }* i# ?4 I( J6 b' Q.ends
& X- K3 w9 M$ R' B# n4 _
Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS

- R' H2 \0 |4 t* r+ l) p) O*first stage*
) N4 ~. ^3 W+ R* JMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
6 u& P. f8 P$ c& e*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
$ J( i( K. R: y. R' ?2 ZMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
5 T, d/ S( o- I4 o/ j' WMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
% D6 t; q7 u$ g4 w7 bMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
& }, _1 Y) \! ]% S: ]Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
* n* o& S1 `" p  W& xMq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
6 K- r/ v8 @& o* ^% i. g8 jMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
! s; T9 z4 ~* I- nMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊
, X! N% B7 {( p& C8 z4 ?, ]* b
, u. W; v) p9 I" n4 L& xMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13

$ o3 v0 V: u  c*two stage*

7 L% j9 T, Z. u  G! @; q) p* _Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
8 z- }( y, V  e6 T/ M' ~0 CMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
4 R3 B( U, F$ T4 F# X. Y8 O" L
Cload        vout        gnd!        200f
0 O1 \$ }% e/ ]+ Q7 r
) I& L/ D; {9 P2 G  `5 r/ ^% W*lead compensation*
Cc        vout        n7        4p
5 R$ E+ t0 S$ m, x" i, ]Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
2 Y* ^: S' p; L2 M*Rb        n7        out1        'Rb'
.param Wc=0.8u

4 ?) [& D! i$ ~# ?4 T. n/ @****** Analyplysis ******
" h' e6 w0 B" C.op
*** DC ***
*.dc vminus 0.59 0.61 0.001
  V, h& ?2 F; j9 g; E* C( ~*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
" p. f; T- J: I*** AC out ***
: H1 S7 a0 a# N9 c*.ac DEC 100 1 200X
.measure ac         Unit_gain_freq         when         vdb(vout)=0
.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
.measure ac         gainmax         MAX         vdb(vout)
.probe ac PM=par('vp(vout)+180')
.probe vdb(vout)
.probe vp(vout)
.temp 27
*** Slew Rate ***
4 c. P& G/ _0 `8 n# R.tran 1n 2u *100u
4 U; `6 V& D  Q: Y- w; B$ I5 j*.measure tran UPSR DERIV v(vout) AT=0.5u
*.measure tran DNSR DERIV v(vout) AT=1.5u
' L: v# _% m5 [/ n3 V$ G
.end

Bookert0921

7 Q3 |" Y& ?) z$ Q" P; Y3 b
我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
期望可以學習到更多的東西
  a6 }% t$ K# {+ P
回應阿森納大
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
2 R1 k0 T; Z5 G4 p. m以下圖為例，是一個PMOS input的two stage OP

當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
+ C/ R5 K4 E7 _- }8 q$ S: G左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作
1 c% y8 g0 {$ a9 T' D4 \
; ~/ c$ }. ^9 @: Y0 J% W而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的
% H7 |( F" k: X  N5 }- o5 [2 K
1 P; P# g9 O7 L( h. b) `回應e2000大
# G3 e* O2 F0 u% uchannel length是為了在低壓下實現出高增益的放大器
1 k4 @- s3 k3 R% z; Y主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
' O* N* i$ t$ k1 K速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
仍然有辦法把電流源hold住或者把它全部導到地
) }2 b/ d5 f& F' s而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
) u1 p# t+ R' x* p" k4 r* m% B我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
! y, H/ \6 \( V" u0 H7 z) _2 ]1 k而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
7 B% p$ M# P. w% @! J所以應該不會造成其他電晶體跌出saturation外
* r" |3 r$ S: {- X而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
- Q5 R# I: w, F$ S- Y如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
! q* ~$ T4 ?0 N7 k+ Y
" o7 T1 _0 Q9 w但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
! M5 V4 k! O. b所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
# U# Q  a1 ?' A0 v  A( w
如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
% \9 s/ v$ y& c& n3 t. c以上，謝謝大家

Bookert0921

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
接成UGB為何在模擬上仍可從follow input的方波從0-VDD