模擬OP時close loop出現奇怪的振盪現象

Bookert0921 · 發表於 2010-5-21 06:45:41

大家好：

小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝

架構如圖:

其響應如下:

Zuman · 發表於 2010-6-8 21:27:29

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he · 發表於 2010-5-21 08:22:24

Try increase compensation cap.
Re-run ac sim again while adjusting the input DC point

Bookert0921 · 發表於 2010-5-21 09:06:18

您好

我原先的miller cap是4pF, totally frequency response如下

當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應

就只是振盪變緩了，可是整體現象仍不變
不知道該怎麼辦~~感謝您的回答

arsenal_he · 發表於 2010-5-21 10:31:53

本帖最後由 arsenal_he 於 2010-5-21 10:33 AM 編輯

How about set smaller plot step size?
In addition, how did u connect the close loop?

suewe · 發表於 2010-5-21 13:08:03

請問一下，run ac & train分析時，在output端的load是相同的嗎?
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921 · 發表於 2010-5-21 17:26:51

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
其電路的接法就如同傳統的unity gain buffer如下
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
此時的slew rate就"看似"為正確的

但對Y軸zoom in會發現還是有奇怪的振盪信號存在

打弦波去做測試，發現在input為100-MHz時
會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下

在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
然而這個現象比較像是在某個點上滿足巴克豪森條件
能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921 · 發表於 2010-5-21 17:34:43

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的

hoodlum · 發表於 2010-5-21 17:41:53

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921 · 發表於 2010-5-21 18:49:44

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財

以下為第一部分

.option post accurate acout=0
.global vdd gnd!

****** Supply ******

Vdd  vdd gnd! 1.2
Vss  gnd!  0  0
Vin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
**************************************************

*bias*

.subckt BIAS vbiasp vcascp vbiasn vcascn

M1 vbiasp vcascn nc gnd! nch w=10u l=1u M=1
M2 nc vbiasn nd gnd! nch w=10u l=1u M=4
M3 nf vbiasn gnd! gnd! nch w=10u l=1u M=1
M4 vbiasn vcascn nf gnd! nch w=10u l=1u M=1
M5 vcascn vcascn gnd! gnd! nch w=2.5u l=1u M=1
M6 vbiasn vcascp nh vdd pch w=30u l=1u M=1
M7 nh vbiasp vdd vdd pch w=30u l=1u M=1
M8 ni vbiasp vdd vdd pch w=30u l=1u M=1
M9 vbiasp vcascp ni vdd pch w=30u l=1u M=1
M10 vcascn vcascp nj vdd pch w=30u l=1u M=1
M11 nj vbiasp vdd vdd pch w=30u l=1u M=1
M12 nk vbiasn gnd! gnd! nch w=10u l=1u M=1
M13 vcascp vcascn nk gnd! nch w=10u l=1u M=1
M14 vcascp vcascp vdd vdd pch w=7.5u l=1u M=1
Rb nd gnd! 2k

*start-up*
M15 vbiasp nl gnd! gnd! nch w=10u l=1u M=1
M16 vcascp nl gnd! gnd! nch w=10u l=1u M=1
M17 nl vcascn gnd! gnd! nch w=10u l=1u M=1
M18 nl gnd! vdd vdd pch w=0.2u l=1u M=1

.ends

Xbias vbiasp vcascp vbiasn vcascn BIAS

*first stage*
Mq1 n1 vin+ n3 gnd! nch w=10u  l=1u M=10
*Mq2 n2 vin- n3 gnd! nch w=10u  l=1u M=10
Mq2 n2 vout n3 gnd! nch w=10u  l=1u M=10 *SR test
Mq3 n1 vbiasp vdd vdd pch w=30u  l=1u M=4
Mq4 n2 vbiasp vdd vdd pch w=30u  l=1u M=4
Mq5 n4 vcascp n2 vdd pch w=30u  l=1u M=1
Mq6 out1 vcascp n1 vdd pch w=30u  l=1u M=1
Mq7 n4 vcascn n5 gnd! nch w=10u  l=1u M=1
Mq8 out1 vcascn n6 gnd! nch w=10u  l=1u M=1
Mq9 n5 n4 gnd! gnd! nch w=10u  l=1u M=1
Mq10 n6 n4 gnd! gnd! nch w=10u  l=1u M=1
Mq12 vbiasp vbiasp n1 gnd! nch w=10u  l=1u M=1
Mq13 vbiasp vbiasp n2 gnd! nch w=10u  l=1u M=1

Bookert0921 · 發表於 2010-5-21 18:50:30

以下為第二部分，感謝大家看到這邊

Mbias2 n3 vbiasn gnd! gnd! nch w=5u l=1u M=13

*two stage*

Mt1 vout out1 gnd! gnd! nch w=10u  l=1u M=6
Mt2 vout vbiasp vdd vdd pch w=30u  l=1u M=2

Cload vout gnd! 200f

*lead compensation*
Cc vout n7 4p
Mc1 n7 vdd out1 gnd! nch w='Wc'  l=0.2u M=1
*Rb n7 out1 'Rb'
.param Wc=0.8u

****** Analyplysis ******
.op
*** DC ***
*.dc vminus 0.59 0.61 0.001
*.measure dc Input-Offset FIND v(vin-) WHEN v(vout)=0.6
*** AC out ***
*.ac DEC 100 1 200X
.measure ac Unit_gain_freq when vdb(vout)=0
.measure ac phase FIND vp(vout) when vdb(vout)=0
.measure ac gainmax MAX vdb(vout)
.probe ac PM=par('vp(vout)+180')
.probe vdb(vout)
.probe vp(vout)
.temp 27
*** Slew Rate ***
.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
*.measure tran DNSR DERIV v(vout) AT=1.5u

.end

arsenal_he · 發表於 2010-5-22 01:13:45

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000 · 發表於 2010-5-22 22:35:12

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123 · 發表於 2010-5-24 14:22:19

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202 · 發表於 2010-5-26 09:35:37

VDD才1.2V,
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
Vin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了

這是新新手常出現的問題

Bookert0921 · 發表於 2010-5-26 17:09:48

本帖最後由 Bookert0921 於 2010-5-26 05:10 PM 編輯

我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
期望可以學習到更多的東西

回應阿森納大
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
以下圖為例，是一個PMOS input的two stage OP

當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作

而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

回應e2000大
channel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921 · 發表於 2010-5-26 17:10:23

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
仍然有辦法把電流源hold住或者把它全部導到地
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921 · 發表於 2010-5-26 17:11:45

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)

但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
以上，謝謝大家

semico_ljj · 發表於 2010-5-27 10:08:46

回復 17# Bookert0921
我觉得可能不是这个原因造成的！

chungming · 發表於 2010-5-27 23:50:01

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
output command mode range is Vdsat7 to VDD-Vdsat6

if this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

don't trust simulation too much !
If you really want to design a real world opamp.

Bookert0921 · 發表於 2010-5-28 10:44:52

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
接成UGB為何在模擬上仍可從follow input的方波從0-VDD

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