模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：

小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
3 A1 E- Q  B3 e, o煩請專家們抽空給點意見，謝謝
" T3 S* A! Y9 T8 M/ [1 g
  T1 s7 X. q' j( n& l/ j2 _架構如圖:
8 D) C* j- L. W- }6 M

/ s/ @0 U+ r1 |. j% U其響應如下:

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

tain

DC bias上  
: [  e6 e# }& NId(M3) 要略大於 Id(M1)=Iss/2 是比較好的設計
5 f! [' `( W# U4 \所以當Iss全數流至M1上時
M3也不至於完全關掉

chungming

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
+ P8 f+ E) t7 D, V接成UGB為何在模擬上仍可從foll ...
/ B, |0 Y7 R1 m: `; B% OBookert0921 發表於 2010-5-28 10:44 AM

0 A) I% k- s. l* B% N
    呵呵~~~
依我看你的輸出波形並不是從"0到VDD"都可以follow阿
$ ]) h1 z) Y( e. `3 ~下限沒到0阿 況且接近下限時訊號已經沒follow了
4 a8 n* Y. t7 L. `) X, Q3 m(拖著長長的尾巴要很長時間才接近0)
並且接近VDD時 已經震盪了
怎麼會是有follow呢?

Bookert0921

謝謝chungming大的回應
& S  M1 x: R* t7 l$ l0 h- L& s) N可以請問一下，考慮上述in/out common mode的情況下
' l  ]0 E3 N2 U0 H  S! _接成UGB為何在模擬上仍可從follow input的方波從0-VDD

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
output command mode range is Vdsat7 to VDD-Vdsat6
& m3 P6 c; }1 G* ~. ]$ Q
$ S+ i4 Q& k6 G8 t" t% iif this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)
' b+ h1 n+ s; d- ?1 T1 @! O
don't trust simulation too much !
8 K- G& }- g, B" y. ~, JIf you really want to design a real world opamp.

semico_ljj

回復 17# Bookert0921
我觉得可能不是这个原因造成的！

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
9 P2 ^2 |* e7 _% e/ ]0 b1 l當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
: W, r  E' `; c& }
, m) S7 a3 t* ?- [- G$ P但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
+ `# e, f9 Z" D  J所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

/ |6 r+ i7 P( I" Y" W1 Q# m3 c如果覺得小弟哪邊觀念不對，希望大家不吝指正
( ~0 H+ R7 [7 L& k7 Z7 d  p8 f電路設計就是需要被大家教訓一下，才會刻苦銘心
/ s/ y. f$ X3 }5 v3 g' z以上，謝謝大家

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
" e  c$ w5 j+ h0 E仍然有辦法把電流源hold住或者把它全部導到地
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
+ C! |$ }5 s, k3 a4 o9 u  f我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
; d; l' B: j. [; e. U/ m; U8 L1 q2 y6 x$ S而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
( _8 g! [& d8 X- V  m8 u而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
; x+ @0 J: U2 F: R" p. {9 T. ~若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
3 K7 H2 G5 v- W! K期望可以學習到更多的東西
2 E* A; a: g. q: [$ |6 S! ^
6 v8 x& u. x% l2 Q" J2 J" E回應阿森納大
/ X$ r# O0 l1 e就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
1 K6 f- ^" @. x9 O4 s只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
以下圖為例，是一個PMOS input的two stage OP
1 D% }7 L. F, d5 v& K& e8 p8 z, t. j
當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
' U5 R& ?3 I( G% m( N+ X' p7 Q; y左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
) j  o4 z& v* C! Z% v8 Z最後逐漸將他充到接近VDD而完成一次buffer的操作

# c( `, Z+ v- [: Y- m( z而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

/ Q& x) \; H" g/ W0 {* T4 E$ r! L回應e2000大
channel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

li202

VDD才1.2V,
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
# u( I, \4 K2 S' c1 \Vin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
% v1 J! j* M, gAC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
+ O4 R( P1 b( t4 i+ ~
這是新新手常出現的問題

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
" x0 P& J3 i7 i& D% \不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

Bookert0921

以下為第二部分，感謝大家看到這邊

6 y( H8 G# ?) N3 I; f$ o' o: z" }Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13
! V2 ]" [# E$ d- Q* S+ b" Y
*two stage*
2 }% C2 _7 x- k# O
Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2

Cload        vout        gnd!        200f
; e# b. y+ A; i! b* x/ ?/ ^
*lead compensation*
Cc        vout        n7        4p
Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
1 [4 V7 K# F9 @4 ?7 s% J*Rb        n7        out1        'Rb'
.param Wc=0.8u

5 A0 {" v4 c7 E! }) Z( d. Q* v****** Analyplysis ******
' d3 }% W. v# C  i! p.op
7 y# @# ], s8 g2 I1 E) y: ?( F*** DC ***
2 m" k, r% `2 M% y0 D/ j( Y( \*.dc vminus 0.59 0.61 0.001
# Q9 {1 y$ F, [7 N2 U- O8 h*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
- O  u; j; U9 c  M2 m8 H5 n*** AC out ***
*.ac DEC 100 1 200X
1 S$ X/ N( O- c1 k6 }# n.measure ac         Unit_gain_freq         when         vdb(vout)=0
6 l: I. @7 j! H/ `5 c, R* |' K; V# l.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
: K8 S* [+ l* ^.measure ac         gainmax         MAX         vdb(vout)
) w0 s6 q+ v1 d" s.probe ac PM=par('vp(vout)+180')
& `! @# ~8 u* T1 y) U.probe vdb(vout)
  k4 \# P0 ^8 v1 v8 F.probe vp(vout)
$ @8 Q* @& l" q( W0 {: g8 ?.temp 27
( X: L8 B/ V& L! r" ]0 A*** Slew Rate ***
.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
, m1 r# n/ p( d, J- K*.measure tran DNSR DERIV v(vout) AT=1.5u
) B# i+ z- a+ D) n; n) z
( J0 I% ?6 B2 e( r' k: X.end

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財

以下為第一部分
/ ~& R- z. j; Q
+ E6 f1 R# Q  T% f8 u6 n) A$ E.option post accurate acout=0
: C9 [9 V/ ?: w$ @.global vdd gnd!
) k- q  S9 \, ~+ T% F" |! B
****** Supply ******
- a3 g1 w* t2 Y* h" R
Vdd  vdd gnd! 1.2
Vss  gnd!  0  0
Vin1 vin+ gnd! DC='vdc' AC=1
6 L+ F1 U( l" K4 u! }! C" oVin2 vin- gnd! DC='vdc'
: m) O- _- ?/ `* O7 u# o: P; U*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
) ~! W2 r" a$ F8 x**************************************************
: m: M# t7 c# N0 V$ M2 O
*bias*

4 j, I9 P: i' l8 J- c# s.subckt BIAS vbiasp vcascp vbiasn vcascn

M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
& M  [2 `0 t  IM4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
4 a8 Y6 ~( |0 _8 h( ~0 P# k4 o7 kM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
  t& A; k$ X7 \0 ^3 N) h: p, zM7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
! a2 b  ]/ N: q. ?M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
" b5 d" A& L8 [( V# f( }M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
  [5 P+ V7 c3 D4 d! vM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
0 R0 b; Z" n' @' b% F+ A' jM12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
& F! @& l3 a0 G* [/ QM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k

  P6 p) _- I) |/ U: ?) k*start-up*
" x) M! H6 i; o6 ]M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
- g) ^, d4 l+ R3 ]0 U8 ~7 m) mM16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
2 Q$ r, v" }- OM18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

/ A& s0 B5 ^6 b1 f.ends
+ n/ J3 a( r( r; i, z1 P
+ _" c" w" `( q' G% yXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
2 X* I' g! H* b! ]' W: @+ Q
# ^$ M' L6 n" L9 Y$ B*first stage*
, Q" G" W# ?  d, @( ^Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
! a  s" O; I% y# IMq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
: P9 V4 A; ?  z9 C8 m3 BMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
) O5 k/ d6 S: ZMq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
' x) G: `( V4 c) J& V& aMq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
( u+ S3 k2 |* p4 NMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
1 B8 x2 t2 p/ r# _: f+ C若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
4 Q- [: `! z& u$ e- |# e2 oMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
2 S- W: h, L, M$ Q若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
! h% T4 M6 i8 H) }; V頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
7 [5 X5 H$ ~9 P7 h. e( R, J因為有點冗長就用貼圖的


- L2 d) V: U# F6 ~+ y

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
" S& c, [. w% a8 E您說的將X軸的time step改小我試過了，仍然得到一樣的結果
" w$ y+ A& t5 R$ d) Y3 |8 b' ]/ P其電路的接法就如同傳統的unity gain buffer如下
/ X1 [* V& u* A1 R0 F% @6 B4 u; o& u在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
此時的slew rate就"看似"為正確的

但對Y軸zoom in會發現還是有奇怪的振盪信號存在

' ^+ M- d. B) _7 \5 M打弦波去做測試，發現在input為100-MHz時
& K* G/ Y5 e6 h( z7 I會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下

在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
然而這個現象比較像是在某個點上滿足巴克豪森條件
能力不夠實在是無解，或許是我電路有接錯也說不定

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
+ K' \5 c& p& C/ {8 m$ U5 N2 ~) T6 X奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?