模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：
6 X/ q) x/ s7 L3 u* i) q! U5 Y" G
1 r# t1 Q0 L" @% A5 I小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
' x+ G, o: a! a# }但是把它接成close loop測試其settling時出現奇妙的振盪問題
" K7 y# P! k! ~/ |, K2 B已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝

) J& b/ w2 X3 ^! g架構如圖:


其響應如下:
8 Z0 q$ L7 u, H4 B! ]+ b+ w5 w# N: k

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
. J3 a% o0 j# g4 [3 ^7 \Re-run ac sim again while adjusting the input DC point

Bookert0921

您好

* w) A4 v1 K6 k9 f7 }我原先的miller cap是4pF, totally frequency response如下
* m, W) G% \/ I
! D: ~! f" O/ U. h3 E
2 t" ~+ @% M4 H8 v. k當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應


就只是振盪變緩了，可是整體現象仍不變
$ |0 o6 q7 x( x5 z3 x不知道該怎麼辦~~感謝您的回答

arsenal_he

9 K8 k7 f+ }( M5 A, NHow about set smaller plot step size?
In addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
1 m  s9 t2 s2 c, q2 u/ f奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
9 l5 C. F+ N! Z% u3 M$ k4 G您說的將X軸的time step改小我試過了，仍然得到一樣的結果
& @  `9 S7 _% R3 \: X  ]: x& |5 ?1 M+ c其電路的接法就如同傳統的unity gain buffer如下
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
此時的slew rate就"看似"為正確的
. T; x0 S3 Q. _" _3 Y
' P0 o8 Q5 M1 N& k* I但對Y軸zoom in會發現還是有奇怪的振盪信號存在

打弦波去做測試，發現在input為100-MHz時
會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下

$ B* R1 o. k% A% P在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
+ T7 x( q6 D1 u/ u# W然而這個現象比較像是在某個點上滿足巴克豪森條件
" W  E+ u& h: W3 J9 F能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的


6 }* _$ r& z1 b; s

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
) r) D) j5 j, M7 [' uMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
- h/ d& S; W* `1 P若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財
  l! v, K+ {8 |7 `
3 q. z7 }+ d3 |7 r% i以下為第一部分
! O/ O; u$ U! [- D& b2 o0 u
9 {/ q3 }$ S! W. G- ^. y  }7 d.option post accurate acout=0
.global vdd gnd!

' p1 \, K6 G# U****** Supply ******

Vdd  vdd gnd! 1.2
Vss  gnd!  0  0
( Z( `* S: B; UVin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
2 m& ]% W. h( G/ N, ~8 q$ [9 {Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
**************************************************

3 X, X; R/ ~. x+ Z* R*bias*

.subckt BIAS vbiasp vcascp vbiasn vcascn

/ I# {0 J+ c3 O' @M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
6 e5 I7 ^1 g- W5 w/ iM3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
( s* W1 ?, z% L! bM4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
9 l; n, W& [! @6 E9 ^7 hM5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
$ r" Q: y1 y$ E8 X8 hM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
5 s8 U/ O9 b2 dM7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
2 u8 A( M, s& x4 T' tM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
) j- K* n$ j/ `- o. HM9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
: K5 {  Q& b& Z9 w: x6 ]/ ?& qM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
$ a% _" n! ^6 ?  Z, O$ H& [) tM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
( b4 f. V. H' n. w6 Y) CM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k

7 p3 |# s" K/ [1 `*start-up*
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
& a) b4 f3 |) q; n( R3 R; lM16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
# G! n6 G( @& u! L, GM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

.ends
' [. a  W, G# L' Y& V% ~! I- _
7 i  W( m# p( ~$ D/ t* @; KXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS

+ ^# k6 r, ]/ \2 j/ j*first stage*
Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
6 a( S% m+ M) x' yMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
5 V) ~' e: |, ~# l" X$ eMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
/ ^0 W. B/ N6 R; _7 `/ MMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
! n3 O  U( K% H4 Y' KMq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
  `6 c) ^) ]1 e- H5 JMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊
$ V1 A2 n8 [9 W! }
& ~; `7 s- T, a! Z0 k$ nMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13
; L1 p- G# i5 P
, i# c2 Q6 d& x" K2 v/ a( f*two stage*

5 i/ A% e1 }( N$ TMt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
! _6 W0 Y2 Z. b  `Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2

Cload        vout        gnd!        200f
' b# z7 `* a' f. E
*lead compensation*
Cc        vout        n7        4p
( X* G7 }1 S3 s9 y+ u1 N" m' S( }Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
*Rb        n7        out1        'Rb'
( B4 j5 Y( C: d, G, N1 n! B: }2 K.param Wc=0.8u
" h. p+ D6 T% T7 U
+ z3 S/ d8 g) a! c9 ?% w' D****** Analyplysis ******
.op
*** DC ***
# W! \" i6 y5 Z: h; Q9 B*.dc vminus 0.59 0.61 0.001
*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
/ Y7 j. |+ u$ t$ S) U*** AC out ***
! O0 k2 [1 W8 f*.ac DEC 100 1 200X
.measure ac         Unit_gain_freq         when         vdb(vout)=0
) c8 C; y$ J/ b/ C) z4 P+ ?.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
.measure ac         gainmax         MAX         vdb(vout)
2 Q# m2 A( x* P7 F, z9 I& O.probe ac PM=par('vp(vout)+180')
0 n/ U3 |3 R+ G2 y.probe vdb(vout)
.probe vp(vout)
.temp 27
*** Slew Rate ***
.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
, y# u" E: M! l, j2 V*.measure tran DNSR DERIV v(vout) AT=1.5u

2 b6 u6 _4 R3 q* g.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
! s* k2 a+ f+ M2 m6 K3 [7 M- a2 q不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
Vin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
1 [# d: s  p# f
這是新新手常出現的問題

Bookert0921

/ u& k' T& m$ ?0 l& C! E3 Z2 g, f
0 q2 k% p# Z# Q) D, K# _我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
/ A; e- u, Z8 q0 t8 @- Z4 }期望可以學習到更多的東西

  C- t, V! u+ J; e回應阿森納大
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
9 O; \4 L! a) I只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
! U# h0 n2 a+ i9 B/ r1 N以下圖為例，是一個PMOS input的two stage OP

當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
$ X4 x) o' y3 P$ ?0 }8 g6 ~- h$ |左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
4 F! k" x' S9 {2 D1 o$ g左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作
0 f5 E! Z" z. `6 g5 ~3 B3 p
* K) L3 l1 ^1 A! H* u# f而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

5 D4 }, ?% V7 A1 B8 d' `, U6 j回應e2000大
5 m0 e/ K/ }' c% X, D, qchannel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
3 }/ p# D& B3 C: h8 H輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
' P: A/ w& h) p% O4 U- N* Z1 m4 s仍然有辦法把電流源hold住或者把它全部導到地
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
7 F+ ~/ [4 r" x我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
5 q4 _% R$ [" E( t$ k而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
& r2 w: u5 }2 V- x: x6 H8 [$ |而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
  V+ ~, j% ^0 O$ v# j. ]% {若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
. H1 S0 L1 c' g( L當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
! q5 f5 K6 Z& i0 ~% K- U% c
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
" Q* `7 W6 z1 V. \所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
+ Q! P: ?5 s* J$ S" {- R; K$ W如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
1 D9 v$ I- ~* _/ W
如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
+ M- o1 j  v! L$ G) A# _; T以上，謝謝大家

semico_ljj

回復 17# Bookert0921
我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
output command mode range is Vdsat7 to VDD-Vdsat6

$ v5 d/ Q# f& y9 ^" pif this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

don't trust simulation too much !
If you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
2 x; [0 g& S0 ^- B3 [& f+ ^$ R/ L) w接成UGB為何在模擬上仍可從follow input的方波從0-VDD