請問關於動態比較器的問題?

bancroft

最近，設計一個Latch-type voltage sense amplifier，
. B3 n) c0 U0 Y8 q即有clock先把輸出做reset至0或VDD，於另外一個clock狀態下，即作輸入電壓比較的動作。
$ ~" H  i# q: h3 H在前模擬時，兩輸入電壓差可少到1uV都可比較出來，
# ?; A; p  v( _' i) g5 V4 Y( ~9 x可是在佈局後，就完全比不出來了，也可以說幾乎沒功能。
我後來測試就其中一組MOS是佈局，其他都利用schematic的狀態模擬，
' t' G! W1 U1 L7 Q  C) b光是這樣其可比較的電壓差也需到0.2-0.3V左右才可比較出來。
後來發現相對的MOS其走線要一模一樣才會比較好，可是還是沒辦法像前模擬一樣。
可是如此一來，也不能做同重心的佈局，即會有製程濃度梯度的問題產生。
所以不曉得一般動態的比較器是否才會有此問題，
因為之前用過對於一般不是動態的比較器，前後模擬也不會對於走線的匹配那麼的敏感。
4 `1 D7 W; l! y即使利用同重心佈局，不是動態的比較器其結果與前模擬也不會差得太多。

4 I4 M3 T' B7 s1 q3 h) r0 E所以想請問各位大大，到底是什麼問題，還是對於動態比較器的佈局應該怎麼做才對?
  \1 h- `) h( \: ]6 b; [, {. ?6 ]( N另外對於動態比較器可以去測其增益為多少嗎?因為是clock控制，不知道怎麼去測增益，
& K. U/ U  {  s, E1 Y還是要根據比較器最小能判別的電壓差，然後跟據VDD的值，去反推增益嗎?
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. s! [& [+ d- k- G0 G$ f我想在請問一下，於latch-comparator前一定要做pre-amplifier嗎?
於其面的模擬中我沒有設計pre-amplifier部份，就直接是動態比較器的主體，這樣會有差嗎?

; ^  g! w) A4 ~2 w) V麻煩各位指導，一直很苦擾，不知道怎麼解決此問題，謝謝!