想請問VCO的設計問題

mikle0915

想請問這VCO電路的設計技巧及原理

4 C. [, u" K9 M6 w* N( H, W: J
目標：以Vdd=2V設計->480megHz

我在調整的時侯，把雙端振盪器上方裡面二顆pmos視為latch，

0 T: w8 k/ G5 D在調size時都設計的比外面二顆來的小，

但是在過程中，f-v圖線性區一直很短，在0.5v~1v而已，

有時還會在0.7v左右以下不能振盪，
$ ^+ ~+ n, x9 L9 i$ V
想在此請問一下，這顆vco有什麼設計的原理和該注意的地方，謝謝！

semico_ljj

过驱动电压可以调小一点！不过 0.5V确实不太好做！0.8V以上比较好调整

arsenal_he

For the current generation, use pmos instead of nmos

chungming

For the current generation, use pmos instead of nmos
arsenal_he 發表於 2010-5-21 08:25 AM

( b) x, H% W7 l
8 b" X5 {7 i3 f- G0 U# f    why ?
could you please explain ?

finster

建議你參考一下這篇1996年IEEE Journal paper, "Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques"
2 Z" Y. s5 }8 B: b6 j你所採用的架構在這篇paper上有詳細的介紹,另外,你所提到上面兩顆PMOS並不能視為Latch,原因在你看過1996年的paper後應能理解
0 Z, f& y6 v. w4 v! `% W1 F, ~% @這個架構並不是rail-to-rail的output swing,故而輸出需要再加一組differential-to-singled output circuit,就以你貼的圖來看,它的線性區應在Vtn ~ VDD-Vtp之間,如果只有在0.5V ~ 1V之間,那表示你的diode connector PMOS和self-biased的PMOS需要再作微調
# K: p! a: ^0 I( Z* |! n" p另外.建議你採用paper的偏壓電路會比較ok,若以你目前所貼的偏壓電路來看,會比較不好調整