verilog 寫有限狀態機的問題

michael6172

各位大大

我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，

例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，
& K: K1 u! s5 D
% W: f3 c% }8 _+ n: W4 i$ b最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，

; M7 l: M) b5 j但是，pose-route simulation 的結果就會有錯誤。

不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?

麻煩各位大大分享一下

3 E5 g# ~) [& Z/ ^1 Y謝謝

russell

哈囉! 我發訊息給你囉!
+ k* D* o4 j$ h  D/ y# n: K" d' }
3 d$ e9 Z& u9 s* ^. Q需要更多的info. 來幫您解決喔!

! t; R& j7 T- @& X1 c$ Hrussell0916@gmail.com

ishoni

有沒有加上這句呢?
- k4 ~+ ?  D$ P/ c; q
6 t! I3 J1 L7 }3 t5 k! a"synopsys full_case parallel_case"

幫助描述你的case status...
7 O$ m" I: e( q  c$ ~
0 e" y4 H/ i% L; |/ i有一篇文章在討論這個:

& Q( _1 s* v5 C2 g' F5 l- Mkunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172

會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題
, w% c  g* D0 w, f6 v5 K
; I3 l3 F! Q' N7 v  g; \另外model FSM時，個人習慣分成3個always block:

  O1 D5 j/ e0 h& k' `( p7 W   1. sequential logic part for state assign
4 W/ ]2 `: _2 x& \6 s   2. combinational logic part for state transition
) F& W; R" p- R- N& r   3. combinational logic part for control signals

這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
' {2 g  o9 g2 k* _- u但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.

6 h, Q; X7 \; ~& ^& b) A總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
不然這樣的描述太籠統了