verilog 寫有限狀態機的問題

michael6172

各位大大
* J* ?: H  h5 \/ E
/ h% {; f" ^# ]我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，
+ I! ~6 X: C8 @. p
例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，

; x9 ]) P+ S2 z最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
2 m' q% v0 X, T0 C
但是，pose-route simulation 的結果就會有錯誤。

+ Q- r" c; ~) |& {7 a, O  b; y不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?

  B% U1 w/ e  h麻煩各位大大分享一下
1 M3 |. G; v( r6 @- s
謝謝

russell

哈囉! 我發訊息給你囉!
$ {+ B1 Z9 V0 q9 r$ r
需要更多的info. 來幫您解決喔!
9 R  B4 [8 a6 L: k0 }" q4 x
4 x9 M. h! d2 e+ M  j6 @4 T4 Rrussell0916@gmail.com

ishoni

有沒有加上這句呢?
) U) l$ V  R+ ^' j+ [( Q$ d
"synopsys full_case parallel_case"

幫助描述你的case status...
$ ?& m3 S1 O' P$ b- b
有一篇文章在討論這個:

, R, D9 U# _. Kkunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172
+ [1 y! ^) A- [3 _/ y/ E6 n
會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題
; b6 q* d/ x! ^2 K# L: |1 `
# }' E- `( n$ G, K; x: t3 w另外model FSM時，個人習慣分成3個always block:
* |7 n1 {+ \4 e: g
   1. sequential logic part for state assign
2 h7 ~- x* R) S! E7 E* c   2. combinational logic part for state transition
: i  M& [! [  t( F2 w9 v; Z   3. combinational logic part for control signals

8 d2 g% I: u: ]6 h; J& q3 }! D+ U這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
* X3 i! V6 [) M1 ^: x但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.

" m# B0 a* H! ]+ H! G總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
: R* ]7 A5 n5 K8 x6 t不然這樣的描述太籠統了