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[問題求助] 請問 metal scheme 的意思 (ex: 5x2y2z??)

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1#
發表於 2010-4-27 11:21:44 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請教 foundry fab 所謂 metal scheme x/y/z 意指??
( I0 w% l, }4 w1 m. d) X) E/ P  A一般所謂 1P5M 即一層poly (transistor gate, maybe WSix or salicide, maybe single poly or dual poly), 五層金屬層(M1~M5, M5 thick)
* q9 U. a4 l! A6 g$ @& o& ]/ p& ^3 FX/Y/Z??
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發表於 2010-5-21 00:13:47 | 只看該作者
回復 2# vincent_p0593 3 }( c* g* z5 C9 F
. f! \* W' y9 ?6 H
5x2y2z = 1p10M
4 ?6 f, a! V* B6 L9 k' ]3 n; I8 c% Q/ b" `' X7 g
台積的metal定義中 , ]1 e2 G) M# j
M1 為預設 寬度厚度不得更改 其他客戶可根據自己需要選擇要出幾層metal 光罩..但是最上層必須要厚的..... `; C, M. y0 J
M2以上為 X 代表一倍厚度
: {, D1 N. P0 q9 @) [8 T6 T# FM5 以上可用 Y (兩倍厚度) 或是 YZ ,或是 Z(四倍厚度) + \- d# i. u; c2 G$ D
9 V3 a" |) j8 h( t
不同的 metal 組合,有不同的 min pitch 以及對應的 RC 當然 DRC rule 也不同
  b  ~+ G( J3 a% _' Q" b9 V8 u% {3 o) X/ \. ^$ k( X, ]0 y7 N
1p10m5x2y2z 代表 m2~m6為 X, m7,m8 為Y ; m9,m10為Z 如果有RDL (flip chip package bump route) 則還多一層 AP (鋁)5 ~4 ]* W. \% ~# R% q
詳細的說明拿到台積的kits都有,客戶必須要透過正式管道才能拿到
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2#
 樓主| 發表於 2010-4-29 12:09:04 | 只看該作者
自解 : 昨天 t 朋友打電話來順便求解
* w& q; t: s+ Y5x2y2z 表示九層metal, M1~M5 用厚度1(薄), M6~M7用厚度2, M8~M9用厚度3(厚)! q2 o9 P! @7 R1 M8 P
每個process node各有其定義的厚度給x,y,z
$ q2 T  z; i& g+ ?8 U6 @$ f1 ^( P3 H& h
目前的了解,...歡迎補充.
4#
 樓主| 發表於 2010-5-24 17:45:12 | 只看該作者
了解所述, 感謝!, F; ^+ V! v0 X/ T
如果metal只有4層 這樣是否合規定 : 1p4m2x1y?8 l# p' F8 n) A! K7 G, G" `7 b
YZ 代表三倍厚度? or customize 2~4倍' v- j, n0 z0 ?3 p5 c: [4 ?
Y, YZ, Z都可當top metal?6 r/ P, I9 o5 G  Z
- ]9 f4 Y/ i/ |' |8 r- }
Thanks in advance.
5#
發表於 2010-6-1 22:53:54 | 只看該作者
要看哪一個process ~~ 有些有提供Y當top metal 的. 要把design rule翻出來看.
6#
發表於 2015-11-24 14:59:10 | 只看該作者
原來如此, 長知識了! 感謝!
7#
發表於 2019-3-9 17:16:35 | 只看該作者
Wow0 n5 e; @9 q" p3 }$ @% {- a% w! U
I think this is an important item for engineers work in foundry and IC Design house.
( V8 ]4 I; `* W" k0 x# G, J1 D3 p7 K2 Z9 ]4 R- }
7 U1 T* f% `$ J
8#
發表於 2020-6-23 23:19:02 | 只看該作者
解了我心中的疑惑 謝謝大大
4 C$ K/ l& p- m$ j5 t) ^
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