ROM vs. CASE

呆頭鴨

我有個小疑問~
當有256筆資料我寫成rom
6 a6 R! k2 p6 g: g% Tinput [7:0]address;
  p( B. V- f3 Eoutput[7:0]:data_out;
; p# o9 C+ u. Hreg [7:0]data[7:0];
+ Z6 W1 ~. a% q* E7 u4 breg [7:0]data_out;
always@*
0 h8 X: V# d% }) E" T! C# A, ]0 Cbegin
4 [8 R4 e( S% f2 Kdata[0]=XXXXXXX;
data[1]=XXXXXXX;
............
4 q9 d( W* B( x& \! Fdata_out=data[address];
end
+ _6 d: `. m/ ?0 l跟 寫成CASE
input [7:0]address;
output[7:0]data_out;
) V9 i8 h& f# ]+ R* p) l, Kreg [7:0]data,data_out;
. @, t4 x& N  H6 b' }# t8 nalways@*
begin
case (address)
8'd0: data_out=XXXXXXX;
8'd1: data_out=XXXXXXX;
: u  |2 D0 r0 ?+ C9 o# h( _..........
endcase
3 K7 l7 y! G3 kend

! r) N0 w& J6 o" w這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
5 J) [, m- w+ f. \. \在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
% x4 ?" z! i0 o( u* j, o在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
" {: m* w$ s$ p! |1 b* H+ A兩種都是想用block memory 來合成.(note:必須有clock)
第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
$ a$ n' i( q/ a: _6 b" L 第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
, _" I2 n. c1 ~: t0 h$ K* g    input  clk;
! o- K, b# C- b    input  [5:0] addr;
4 P3 B3 _0 K/ S0 J; v    output [19:0] do;
' o- n" U1 R7 \+ v
    reg [19:0] rom [63:0];
    reg [19:0] do;
6 p% F" n8 n0 Q  _
    initial begin
        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
         ....................
# a7 H  [9 ?5 E8 C) U% U6 r        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
    end

    always @(posedge clk)
% w" Q- G" c- U    begin
! ?% Q1 A8 v) @/ [! d           do <= rom[addr];
    end
: I5 I. t: ^/ J4 Y4 |0 Z& l   
: N# O- o$ g" i, J/ oendmodule

' a; q# {% S( G( m第二種寫法可改寫成
8 X4 B4 Y9 ]: q2 tmodule ROM(clk, en, addr, data);

  ^/ o0 Q' E( I; k    input      clk;                           
    input      en;                           
+ O/ k% @( e/ E% E) S: ~, s    input      [4:0] addr;                    
; j: t2 \8 F; t    output reg [3:0] data;               

9 h& I) I& [6 Z5 o    always @(posedge clk) begin         
        if (en)                              
            case(addr)                           
                5'b00000: data <= 4'b0010;
& j& G6 C) @6 d4 M/ r                5'b00001: data <= 4'b0010;
                5'b00010: data <= 4'b1110;
$ P+ Q. V8 k" o8 t9 E                5'b00011: data <= 4'b0010;
  v+ n& O5 D& ]  ~( w9 l- r                ...............................
1 V. S( D% j; ]+ f) ~               ...............................
                5'b11011: data <= 4'b0010;
                5'b11100: data <= 4'b0100;
$ [. \) X' D7 i  Y* m                5'b11101: data <= 4'b1010;
: H# c6 Z0 ~7 l# }                5'b11110: data <= 4'b1100;
                5'b11111: data <= 4'b0000;
            endcase                              
+ z5 U& \5 e" E* w0 U& y    end                                 
1 F  i6 A3 Y8 t4 C& F  o: t6 C1 c* y
  H9 S# l- Z+ h: {' ^* `endmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....