新手layout 學生題~missing gate?

youshutupcc

剛剛layout完

drc過了

可是lvs一直說是missing gate

8 S! Z* l9 n/ F: e. i- p/ C; ~請問missing gate有可能是哪些地方產生問題..

debug一天了..就是有盲點..

請高人指點指點 <●>

8 h" H2 O4 M- A7 y: h3 q& j謝謝^^

motofatfat

多PO一點訊息上來
如 LVS  report
以目前看到的資訊
5 ~/ C, x* N, K' [只能 "博杯"  來問神明ㄌ

小緯仔

可能是你線接錯了
導致LVS判斷你有地方沒有畫出來
. y5 ^9 D" `) V4 A2 b2 i* M不過看到你的帳號....我想你還是去問學長吧XD...

freeson

看是不是port name設錯~  或是一時手抖...動到schematic XD

rd66529

那應該是你的線有接錯了~
才會導致mos認不到~

bernie820

呵呵

8 ^* o' q* E. m0 h$ o3 D& X- n這問題很常見

' `. ]7 e2 x# O% S. A( k7 i& I8 v也很好解決...
, T2 }, r! F: c7 w- V2 u) n# Z5 T
你去看lvs的 report
5 {$ t  W5 ~5 a& E5 c* G% A6 R) T! S9 h往下拉~
會看到一個資料
上面寫
4 [2 n" h+ ]5 I0 ], k( z. l- lsource 和 layout
: C* w. }9 }* S  t5 z) {) L- j9 {你兩個去對照一下
3 {1 {" F$ r' Z: ]! r, P就可以看到是那一個閘極畫錯了
+ b. k, K0 q! {# b! r  V+ }+ C3 A不能說畫錯!應該說 電路和佈局不依!!!

tsung105

要看Layout and Source 的MOS數目有沒有一致

killerwind10

有可能是你接線沒接到
你看看是~layout還是電晶體閘極層問題

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

killerwind10

missing gate 應該表示沒有抓到閘極的腳位
你應該由電晶體邏輯閘跟layout去查看看腳位