新手layout 學生題~missing gate?

youshutupcc

剛剛layout完
' |* N, V1 S" D' V, W1 h. e- n
/ P$ S1 J1 [& @$ r: g! ndrc過了

可是lvs一直說是missing gate

請問missing gate有可能是哪些地方產生問題..

debug一天了..就是有盲點..

* [( G* N- S( u6 b, {8 m請高人指點指點 <●>

7 z- D7 [  U: Q# a# z5 Q+ ?謝謝^^

motofatfat

多PO一點訊息上來
" H  L* K  W" ]! p: f如 LVS  report
! q8 ~) y- m4 t/ n# Y5 v以目前看到的資訊
8 L- n: v! D5 [; q- Q0 G只能 "博杯"  來問神明ㄌ

小緯仔

可能是你線接錯了
導致LVS判斷你有地方沒有畫出來
3 O! n  O+ _9 W' o- k4 d' R不過看到你的帳號....我想你還是去問學長吧XD...

freeson

看是不是port name設錯~  或是一時手抖...動到schematic XD

rd66529

那應該是你的線有接錯了~
才會導致mos認不到~

bernie820

呵呵

這問題很常見
  l8 x/ Q: z, O$ H) J
也很好解決...

你去看lvs的 report
$ U7 Y+ j2 W  ~往下拉~
% ?- G2 M9 p6 o- M8 c. q2 Q1 j8 n會看到一個資料
( b- E* C0 }; \# V2 A' Z+ R上面寫
" p% z2 r5 M: F, [3 |source 和 layout
5 p$ M) E" }2 N" _) [你兩個去對照一下
. F$ e3 E$ L, |: q0 Y3 m就可以看到是那一個閘極畫錯了
, y$ A5 l6 E6 E2 B" V$ f不能說畫錯!應該說 電路和佈局不依!!!

tsung105

要看Layout and Source 的MOS數目有沒有一致

killerwind10

有可能是你接線沒接到
你看看是~layout還是電晶體閘極層問題

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

killerwind10

missing gate 應該表示沒有抓到閘極的腳位
( ?1 P/ Y6 x6 ~! A5 {你應該由電晶體邏輯閘跟layout去查看看腳位