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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 新手layout 學生題~missing gate?
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[問題求助] 新手layout 學生題~missing gate?

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1#
發表於 2010-2-6 21:38:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛剛layout完
: G8 k0 o! c' ?" h" t. Q# C' w
# _; Y4 u+ ]8 i# x9 o3 ^drc過了
8 B% _' o9 z4 Z+ Q3 d  e6 }4 C# A, ^
可是lvs一直說是missing gate
" {7 I. ]; Y& r. L: o, |4 l" v3 [, W/ Z+ k; C
請問missing gate有可能是哪些地方產生問題.." n1 z; Y( `9 T+ V; m# A9 I

- h2 G% T3 [( a% M6 zdebug一天了..就是有盲點..1 J, P) D$ o0 P  T0 b

9 H1 l& m: e- Q* c請高人指點指點 <●>8 p$ B! F1 A, m$ t- `; F2 \
; v( p% c0 W' B6 t8 g$ H$ U; y
謝謝^^
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2#
發表於 2010-2-8 14:42:07 | 只看該作者
多PO一點訊息上來
7 _/ N; t" n# W如 LVS  report # J1 }! z2 o; o2 {0 }/ D
以目前看到的資訊
0 V1 P; [. _( w& z只能 "博杯"  來問神明ㄌ
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3#
發表於 2010-2-25 14:50:17 | 只看該作者
可能是你線接錯了& |- A) T1 h! r" i8 w+ k
導致LVS判斷你有地方沒有畫出來
% s2 ]( G  p9 W( N1 @, `. W不過看到你的帳號....我想你還是去問學長吧XD...
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freeson
4#
發表於 2010-3-20 23:03:22 | 只看該作者
看是不是port name設錯~  或是一時手抖...動到schematic XD
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rd66529
5#
發表於 2010-3-29 15:51:47 | 只看該作者
那應該是你的線有接錯了~
4 y# e1 `! C  {0 m才會導致mos認不到~
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6#
發表於 2010-3-30 11:24:23 | 只看該作者
呵呵
5 \$ h5 A" M" W7 g7 V3 e. B& i3 C- w9 q1 b4 H3 {
這問題很常見9 w* p; O/ M1 }; _1 ^
1 O8 t  _+ {" y0 |
也很好解決...4 A; g* c$ z1 f/ x4 J
' {( Z7 W/ U( D: z
你去看lvs的 report' E9 V& M) m2 G7 g! I8 e3 d
往下拉~2 b: [5 Y* `% L3 t
會看到一個資料
& W1 L& A$ u* ~) j6 S, x2 l上面寫
1 M# F$ d* L0 M; a% ]5 isource 和 layout8 k" }5 Z; h  m; c$ \$ ?1 {5 {$ z
你兩個去對照一下% A# l/ F" _1 X2 r( g, ]9 x
就可以看到是那一個閘極畫錯了; t6 @! E6 [* w2 ~  t( _
不能說畫錯!應該說 電路和佈局不依!!!
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tsung105
7#
發表於 2010-7-6 11:52:16 | 只看該作者
要看Layout and Source 的MOS數目有沒有一致
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8#
發表於 2010-7-6 18:13:22 | 只看該作者
有可能是你接線沒接到4 P# X/ I7 ?& L. m
你看看是~layout還是電晶體閘極層問題
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9#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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10#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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11#
發表於 2010-7-13 22:29:52 | 只看該作者
missing gate 應該表示沒有抓到閘極的腳位
6 a( Y9 f& d- Q: w2 B% m你應該由電晶體邏輯閘跟layout去查看看腳位
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