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[問題求助] 新手layout 學生題~missing gate?

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1#
發表於 2010-2-6 21:38:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛剛layout完  m% W: t5 @% D9 {5 o3 [1 E% y
# D2 U1 X+ u* }* {. Q8 @$ ]* Y# j
drc過了
1 g& A! Z+ V2 b$ v. q
/ J1 y1 _* Z* _) \) `可是lvs一直說是missing gate
8 `# Q4 f8 _5 o5 }4 u( L" \! `6 F, v: K+ v2 S
請問missing gate有可能是哪些地方產生問題..) L0 h3 o  |: G1 O4 m; o6 J

8 d! [, [% |) ?1 \6 k9 Udebug一天了..就是有盲點.." x" D) ^- R* f6 l
' V5 Y1 u( j! v/ S: H, S1 {' ]* a# w
請高人指點指點 <●>
( w; f2 W  F' q$ H" W+ K  j7 I  x
謝謝^^
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2#
發表於 2010-2-8 14:42:07 | 只看該作者
多PO一點訊息上來- b6 n8 w+ k$ P* a9 D
如 LVS  report
8 ^7 f9 o! M5 Y0 z* n3 t以目前看到的資訊
4 F- c5 V8 y9 o  J) W/ k只能 "博杯"  來問神明ㄌ
3#
發表於 2010-2-25 14:50:17 | 只看該作者
可能是你線接錯了0 S; o- M8 t: |+ m: p7 T+ l
導致LVS判斷你有地方沒有畫出來
/ b! o9 X; w' e8 Y7 g; w不過看到你的帳號....我想你還是去問學長吧XD...
4#
發表於 2010-3-20 23:03:22 | 只看該作者
看是不是port name設錯~  或是一時手抖...動到schematic XD
5#
發表於 2010-3-29 15:51:47 | 只看該作者
那應該是你的線有接錯了~
" s* [% L& L2 O才會導致mos認不到~
6#
發表於 2010-3-30 11:24:23 | 只看該作者
呵呵5 e9 B; K% w" ?) y5 {4 [2 O: Z

# g& Z8 _6 @+ S) C* p% k這問題很常見1 e; |% C& ^6 ]2 r, E5 Y5 g
9 O. C+ Z; z( u; |
也很好解決...# {/ ]( ^$ L( S5 P
* o9 p& p& m/ x
你去看lvs的 report. ~2 E% d# C% v
往下拉~6 Z& W7 z( Y( S( _0 P
會看到一個資料
' n/ n8 e. \/ a% G上面寫" k& \$ D9 _4 f9 _- j7 Y
source 和 layout
% W! _( e# X$ C$ N, Y0 D; L4 Y  ?你兩個去對照一下- b: T1 Z0 `' V* i  {! C
就可以看到是那一個閘極畫錯了4 Q: V- Z2 A: y! m
不能說畫錯!應該說 電路和佈局不依!!!
7#
發表於 2010-7-6 11:52:16 | 只看該作者
要看Layout and Source 的MOS數目有沒有一致
8#
發表於 2010-7-6 18:13:22 | 只看該作者
有可能是你接線沒接到  C2 I- H0 ?4 a
你看看是~layout還是電晶體閘極層問題
9#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起,一個接一個的完成驗證
10#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起,一個接一個的完成驗證
11#
發表於 2010-7-13 22:29:52 | 只看該作者
missing gate 應該表示沒有抓到閘極的腳位
  X) B  [) }* \! \# S9 d' C. k你應該由電晶體邏輯閘跟layout去查看看腳位
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