Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   
2. /*
   6 L& X, q, Y+ a# M! k) X, _
3. FUNCTION        : 3-INPUT AND GATE
   
4. */
   6 t, w7 f/ V& f, {  }! \
5. `timescale  100 ps / 10 ps
   % F" V- p0 w4 f6 Q
6. `celldefine
   3 S  E! i( N8 a5 _4 {. @; [
7. module and3 (o, i0, i1, i2);
   
8.     parameter cds_action = "ignore";
   
9.     output o;
   
10.     input  i0, i1, i2;
    / j& t/ }2 @1 Z( e
11.     and A1 (o, i0, i1, i2);
    
12.     specify
    
13.         (i0 *> o) = (1, 1);
    
14.         (i1 *> o) = (1, 1);
    . ]( b0 y  y2 w% m& f) S- S
15.         (i2 *> o) = (1, 1);
    
16.     endspecify
    
17. endmodule
    
18. `endcelldefine
    

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   " S  e. [0 v" g1 \" H( h
2.     specify
   * T7 _2 X5 a/ n3 t8 p  T
3.         (i0 *> o) = (1, 1);
   % d2 g3 ~! P$ F  \/ m* J, |. E8 @. y
4.         (i1 *> o) = (1, 1);
   1 x6 ~3 ^0 g+ q7 O
5.         (i2 *> o) = (1, 1);
   
6.     endspecify
   $ \9 P4 F7 w8 L

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

masonchung

您好
. U1 \- d2 t0 Q9 A% {. ISpecify Block 是用在路徑延遲的模擬

(souce*>destination)=delay_value
Specify two delays, rise and fall = (t_rise, t_fall);

markscat

回復 2# masonchung

# ]" Z, ?7 m% M0 d2 z; w9 P! v原來如此，瞭解了。
感謝回覆^^