Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   
2. /*
   
3. FUNCTION        : 3-INPUT AND GATE
   
4. */
   
5. `timescale  100 ps / 10 ps
   3 @7 m* s$ T3 ^
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   
8.     parameter cds_action = "ignore";
   
9.     output o;
   
10.     input  i0, i1, i2;
    
11.     and A1 (o, i0, i1, i2);
    
12.     specify
    
13.         (i0 *> o) = (1, 1);
    ! b4 Y; @& B. O4 f9 \
14.         (i1 *> o) = (1, 1);
    + H; p- h' l; b6 @$ Z4 A
15.         (i2 *> o) = (1, 1);
    
16.     endspecify
    + u. f0 T6 a0 c8 K
17. endmodule
    
18. `endcelldefine
    ( {9 U; f" q0 x! s1 c# _9 Y

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   
2.     specify
   
3.         (i0 *> o) = (1, 1);
   
4.         (i1 *> o) = (1, 1);
   - [: v) P4 \2 Y/ ?
5.         (i2 *> o) = (1, 1);
   / M- v$ G  z" A( ?% j, N6 {
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

masonchung

您好
! x6 i. ^. `: N+ PSpecify Block 是用在路徑延遲的模擬
4 R" w' u3 z8 t2 f$ E
(souce*>destination)=delay_value
Specify two delays, rise and fall = (t_rise, t_fall);

markscat

回復 2# masonchung

原來如此，瞭解了。
感謝回覆^^