除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
! ~8 z1 M2 L* Q- D8 E3 u1 X  ?想請教各位先進
8 T: \' \4 ?; u; N) m9 S" R; G如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
有可能做到一位小數的除頻嗎?
( N- j% F: q4 z目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
9 D6 O* P) v, L: k4 j7 y$ }
請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?

& U0 a" Z# S$ I1 o* `. E以上，先謝謝大家~

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
: {* U, I2 Q/ D/ w  URMS jitter 理論上可以控制的非常小
* b5 r9 `& x+ w. Y! B' a$ M
' F& H% i! y: I. M5 g# C你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成

gogojesse

回復 2# tommywgt
% }# o! ?. P4 A5 @- {1 ~
) c1 t) i1 [7 X/ U謝謝Tommy大的回覆
找了一下論文
看起來p-p jitter 大部分可以控制在50ps以內
RMS Jitter似乎更小
假如input clock拉到2G用跳頻的話
& W( e. P6 N# ~7 @" F1 K: b表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)

' C* B3 r& g3 C+ z- e我需要的output clock最快大概到150Mhz
所以一個tick大概6~7ns
一個pulse大概是3~4 ns
若是p-p jitter到0.5~1 ns可能會影響很大
降到0.1ns(100ps)的話大概就有可能夠用...
8 N* e" e% |* @* _6 X1 B8 y+ w
8 H' ?- T" e7 n) l! [2 V另外，不是很懂大大提到
FPGA可以達到但是CPLD為何做不到的原因
! k+ V! p# X  ?. g5 |0 v理論上我用跳頻的話
# @) p3 g- E  K& E" p/ q5 T9 g假如CPLD速度上也可以接受2G
是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
2 O% P! `) `4 N3 A/ `  R4 H/ P如果只要一個輸出最高為150M的clock source的話,
2 |9 q1 v# U& v* w你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
另外, 使用現成的PLL IC也是個好主意.
: z! Q, q. w3 c/ n1 f! H
+ p8 o7 L8 }. }  v# u# {' T如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

嗯嗯~了解
謝謝 tommywgt 的解說
看來我的想法還是離實際有一段距離
. \* ~1 Z. y5 E, `0 S8 m果然隔行如隔山  繼續加油~ ^^

6 ]" {! Y/ C1 p, Rp.s. 這幾天突然都連不上chip123
真是奇怪
還以為關了 @@a