除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
想請教各位先進
8 H2 m; D- G5 }- S5 V如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
+ C9 k  C. i0 w3 i( \4 N有可能做到一位小數的除頻嗎?
目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
0 M3 }8 X: w  H
請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?

以上，先謝謝大家~

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
RMS jitter 理論上可以控制的非常小
1 V6 |+ e3 W- |0 A
  f5 T$ W: u% J' i你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成

gogojesse

  g1 D3 }3 ?: e. ^4 ~( I! }% o
* u  ^7 `) i( Q! |+ r回復 2# tommywgt

5 K# l6 @( j( Q" R% L謝謝Tommy大的回覆
找了一下論文
看起來p-p jitter 大部分可以控制在50ps以內
RMS Jitter似乎更小
假如input clock拉到2G用跳頻的話
. S  d1 T  k) q4 {! Y0 G8 u% L表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
# c" T$ K4 g8 A% ]# s3 u
3 [; r" V  g- N) B) A9 A) y我需要的output clock最快大概到150Mhz
& x9 W7 Y) _( X# m7 h5 @' l所以一個tick大概6~7ns
一個pulse大概是3~4 ns
' e, y( ?8 l) k8 X若是p-p jitter到0.5~1 ns可能會影響很大
/ P  I/ d5 B" K+ c6 @( M) P降到0.1ns(100ps)的話大概就有可能夠用...
+ q: T- z% E% j3 ]) O' D. H9 v
另外，不是很懂大大提到
FPGA可以達到但是CPLD為何做不到的原因
& S- M' _* \" x- @理論上我用跳頻的話
  F, X; a4 B2 ^3 i$ m6 p假如CPLD速度上也可以接受2G
" f- t" ~" c5 }% ]. V0 Q是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
, U% D2 S: T( K- k如果只要一個輸出最高為150M的clock source的話,
你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
另外, 使用現成的PLL IC也是個好主意.
3 _/ `/ G9 r) v/ E9 T1 W& Z$ B
% o5 k7 T4 s/ N/ _$ w  }如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
% C& i- i. e' P0 {2 J' s不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

嗯嗯~了解
謝謝 tommywgt 的解說
/ B0 E1 ^- ~* f0 n3 G. B8 U看來我的想法還是離實際有一段距離
/ N! D) B5 j$ x2 M7 `8 Y. p果然隔行如隔山  繼續加油~ ^^
; S9 c& m+ ?2 ?& a6 ]: h
p.s. 這幾天突然都連不上chip123
真是奇怪
還以為關了 @@a