如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
' `2 k& m' u' a5 N# Y
default_wire_load : "ForQA" ;
  
. }- ]; L6 Y7 I9 k! ^' j/* QA wire-load */
  wire_load("ForQA") {
    resistance        : 0;
: ~, X+ ^- E0 e2 u$ V- F  s    capacitance        : 1;
    area        : 1;
/ l5 H7 l* g( D! q0 I9 Y: M$ l    slope        : 1;
% I6 O: `# Q( e/ S1 Y    fanout_length(1,0);
  k! V9 e# g+ v9 _3 f    fanout_length(10,0);
  }

不是 default_wire_load : "ForQA" ;
則 script file 裡寫
1 A$ f* w. s! xset auto_wire_load_selection false
9 [# J/ @9 h) z7 y0 r7 D  T) f# Vset_wire_load_mode top
) t- Q1 K& x1 a" X" [set_wire_load_model -name ForQA -library <your_library>

, ]7 y. Q  S5 y: G" Y2 ?2.或查用 set_load 0 ... 的方法 for all ports and all nets