如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
3 h5 l4 n; i, z- r0 C$ j! X
default_wire_load : "ForQA" ;
  
/* QA wire-load */
: P2 P+ k7 d, q  wire_load("ForQA") {
# X3 n, o/ y2 W- p1 v. i    resistance        : 0;
8 Y2 Z( o) D6 C    capacitance        : 1;
: M3 y0 n8 {* y3 E; X    area        : 1;
    slope        : 1;
    fanout_length(1,0);
    fanout_length(10,0);
  }
0 W6 }9 x. X7 K0 O/ ^9 }, m0 C
不是 default_wire_load : "ForQA" ;
2 ]8 {2 o- G5 _則 script file 裡寫
set auto_wire_load_selection false
set_wire_load_mode top
set_wire_load_model -name ForQA -library <your_library>

2.或查用 set_load 0 ... 的方法 for all ports and all nets