dc中如何处理多时钟的？

chibijia

现在我进行dc的学习，设计的一个顶层模块里面需要考虑多时钟，电路连接关系具体如下：
" s" p* P# j- S$ S2 r7 [& U* n6 gsubmodule1 :子模块
7 s9 j/ C) l3 K* v9 t, Z5 ^        module A(clk,rst_n,data_in,data_bina);
        module B(clk,rst_n,seg_out)；
8 p1 A* m- B( g1 R7 }- W# x, Q        module C(data_bina ,clk,rst_n,data_bcd);
        module D(clk,rst_n,clk_10Hz,clk_100Hz);
9 z2 M$ c1 W3 K. ~; f6 Htopmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入，seg_out为输出。而其他的为中间信号
9 `2 B- T0 j' {topmodule 的例化如下：顶层模块
3 y$ W6 s3 }4 I$ O- l- S; pA a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));
0 J" _7 p4 l8 X, P  ^, u    B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
    C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
    D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));
+ Y) K4 G" Y, f7 ]2 E请问向这种一个模块中需要处理多个时钟情况，怎样用dc综合？
我用gui设置端口，不成功，尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference，有没有谁处理过这种情况的问题？望解答一下！

aaaach

如果你使用Top down synthesis,應該在top module 可以看到你如何產生其他的clock
+ }- t2 s9 r  r2 m3 y9 h7 Y若每個clock相互獨立,可以個別create clock,且彼此設為false path
& i0 }, g9 u1 t$ s5 R- C: l  }+ e若有倍率關係可使用multi 幾倍的方法
/ _4 h% ?! p, o) E) n- H. G不知道這樣對你有沒有幫助