PLL LOOP FILTER設計問題

jeffyoung

小弟  最近在設計PLL二階濾波器 的2個電容值 發現許多DATA SHEET都是兩個差10倍
0 B) d9 L$ ]; c- y
這會使得 額外加的那個極點 較靠近零點.頻寬  小弟覺得這樣PLL不是比較不穩嗎

# t4 j/ |; K2 |( T3 W, D不知道有沒有前輩知道  為什麼要取10倍  是否有什麼好處

請大家指導!!  謝謝!!!!

finster

附圖是Razavi所寫的"Design of analog cmos integrated circuits"一書中所擷取下來
, d$ u; `( m4 I; {1 W兩顆電容的比例值約在10~15倍之間
. T- O; j" M- }( C& p至於原因,附圖上都有寫

jeffyoung

謝謝版主!!

% U7 R( U* X1 i/ U我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)

eli0717

我應該要怎麼去設計Cp的值，因為如果是10-15倍的化，自己try好像都跑不出來

donlion

这个值表现了zero和pole的位置，比值越大，pole与zero的频率比越大，稳定度越好。不过要小心，pole太靠近ref frequency。
9 S) y: v$ b" o( ~2 Q- o6 J

謝謝版主!!
2 G  v- T* h( X8 g
* }3 s9 u0 I5 `0 g, j我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)
jeffyoung 發表於 2009-11-1 11:40 PM

deltachen

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~

w791212w

最近找工作看到業界很缺PLL來稍微了解一下架構,感謝分享!!

930709

謝謝版主!!謝謝版主!!謝謝版主!!謝謝版主!!