關於加guard ring 以及在lvs的erc error

gyamwoo

各位好。
我在CMOS_Transistor_Layout_KungFu這本教layout的小冊子中，在guard ring(GR)的部份讀到
4 @, I( j5 g% S$ p8 ^NMOS要加 N型GR接VDD，可以吸附N型少數載子
, i9 P% R9 y" b) _( [! e. BPMOS要加 P型GR接VSS，可以吸附P型少數載子

不知道經驗豐富的你們是不是都這樣做？
( W% F3 m0 h; v8 Z, C一個BLOCK裡除了所需的POWER之外還有兩種型態的GR？
我覺得這樣有點麻煩。因為我想若是不管N或P，只要在外圍圍一圈N或P型GR，異性相吸，同性相斥。相
斥的載子會因為空乏區的關係要走比較遠的路徑跑到別的BLOCK，這樣的影響應該相對比較小吧？
0 m, n5 X) G! L& u
8 j- H2 j) O% g另外，我是用TSMC 0.18UM的製程。在做lvs的時候也會有做ERC的檢查。我因為多加了這些浮空的GR
造成我ERC有錯，是不是可以不用解掉呢？還是有方法解掉的呢？
0 k% f8 G4 y# F9 V9 `* K/ @附一下我的圖： 上中下的GR都是ERC有錯的部份，我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
" D! g3 q2 p, U+ b# p$ J4 A& n

8 T9 v, X# }" F# M, @2 |; l[ 本帖最後由 gyamwoo 於 2009-10-23 01:10 PM 編輯 ]

gyamwoo

小冊子好像沒丟上來@_@
/ T2 u- B: t" S9 x5 w小冊子好像沒丟上來@_@
小冊子好像沒丟上來@_@
: s1 a& `: M" u2 L# c小冊子好像沒丟上來@_@
( T4 Z$ l1 p; N5 M說實在的還不太會用chip123上的功能

gyamwoo

那兩條GR確定是會拉到chip的pad上，量測時會給vdd跟ground。
我覺得會認為是floating是不是因為我沒有接到任何一個mos或是device呢！？

gyamwoo

另外再討論GUARDRING(GR)到底要不要跟POWER接在一起，因為這會讓LVS簡單不少
( g3 C- J3 L& y是這樣的啦。以前在123上面看過說GR可以跟power接在一起，但GR的效果就不會比較好。
1 L' f4 ~. i% B; X* d8 u& I* W畢竟GR是要吸雜訊的，另外GR跟BODY或WELL會是逆偏的PN接面，有一空乏電容；如果接GR的電源或地是不夠純淨的話，其雜訊或抖動的電壓會不會耦合進電路降低CHIP的效能呢？
好苦惱喔