關於加guard ring 以及在lvs的erc error

gyamwoo

各位好。
我在CMOS_Transistor_Layout_KungFu這本教layout的小冊子中，在guard ring(GR)的部份讀到
  z+ f; M5 f7 ]3 G) n- oNMOS要加 N型GR接VDD，可以吸附N型少數載子
PMOS要加 P型GR接VSS，可以吸附P型少數載子

不知道經驗豐富的你們是不是都這樣做？
9 ]1 J" d4 ~4 }5 z一個BLOCK裡除了所需的POWER之外還有兩種型態的GR？
我覺得這樣有點麻煩。因為我想若是不管N或P，只要在外圍圍一圈N或P型GR，異性相吸，同性相斥。相
斥的載子會因為空乏區的關係要走比較遠的路徑跑到別的BLOCK，這樣的影響應該相對比較小吧？
8 f5 ]8 v1 H: T9 H1 m+ e! c) t
另外，我是用TSMC 0.18UM的製程。在做lvs的時候也會有做ERC的檢查。我因為多加了這些浮空的GR
造成我ERC有錯，是不是可以不用解掉呢？還是有方法解掉的呢？
1 Q! K7 `' @) U; U5 s1 W" p5 b附一下我的圖： 上中下的GR都是ERC有錯的部份，我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
0 E9 l( O9 r. h( x" _! |$ c# s

  N: H# P) M8 M  x7 l[ 本帖最後由 gyamwoo 於 2009-10-23 01:10 PM 編輯 ]

gyamwoo

小冊子好像沒丟上來@_@
小冊子好像沒丟上來@_@
小冊子好像沒丟上來@_@
# ~3 U. W+ P  ~) n( s* X0 }; i小冊子好像沒丟上來@_@
, @$ V8 q, D4 \1 r( ]" ]: [說實在的還不太會用chip123上的功能

clarkhuang

如果確定都有連接上了  此錯誤可以忽略掉

motofatfat

我因為多加了這些浮空的GR'
, U7 O  j$ ?, h$ K$ a5 D. i! u 造成我ERC有錯，
8 P0 H1 C, v- [$ e是不是可以不用解掉呢？
' S9 D* b+ N! E% x% T. y" M+ J還是有方法解掉的呢？
$ H5 k5 t. I" l  u& S
儘可能不要浮接
* Y  ?+ k8 }8 z7 C" |: U1 m$ B
如果確定都有連接上了
此錯誤可以忽略掉
- Z1 L" A; s* F) i) ~9 K9 T/ B, O, @因為
有時候是 POWER NAME 沒在rule file 上
+ n) R( I; u& L' M' Wex:rule file 只認 vdd and gnd 是 POWER 和 GROUND
. o! j8 _- {9 v* m那你用 dvdd dvss 就會出現
floating nxwell 和 floating psub

+ D# W' Z; s6 @; {( V; [8 S有時候是PSUB2  造成 一些  獨立 ㄉ PSUB

! Y/ T+ v: b( T" ?; |我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
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被你猜中了 通常只有菜ㄉ人 才會問這種問題
1 F; q$ G) j3 ^: m; e. h( K就是常有一些菜ㄉ問題 讓 教授們 不想去回答
# z. J7 B8 m0 j* a1 I, R所以我有空 會在這裡 哈拉 哈拉

skeepy

你的圖浮接的PGR OR NGR有確實的用METAL接到VDD或VSS嗎？
; H( z/ z8 _! H6 i6 |你的LAYOUT DEVICE不是啥特殊的,這兩個ERC ERROR應該要清掉
7 Y7 X4 j. D+ e% w( a# n才是.

12345

從圖看你的pring是floating,沒接到groud,erc會抓一定是沒接（但有的是有接蛋沒給ground name,這樣也會抓出來),我是會把ERC都解掉,建議ERC也要都解掉才算OK,不過有些ERC寫的人沒寫好,有些會有假錯,譬如hot well,也會被當成沒接到POWER,而抓出來,或者NMOS做在NWEL當CAP,這也會抓出來,會寫command file也能自己加上一些erc判斷,來讓IC WORK機率提高,commmand file還是人寫的,寫的人不一定會考慮很週到,自己會寫最好,不然就是給專門在寫的人去寫(大公司都有專門寫command file的)

gyamwoo

那兩條GR確定是會拉到chip的pad上，量測時會給vdd跟ground。
, n8 ^: t% N& K& [. h8 b, Y我覺得會認為是floating是不是因為我沒有接到任何一個mos或是device呢！？

gyamwoo

另外再討論GUARDRING(GR)到底要不要跟POWER接在一起，因為這會讓LVS簡單不少
是這樣的啦。以前在123上面看過說GR可以跟power接在一起，但GR的效果就不會比較好。
畢竟GR是要吸雜訊的，另外GR跟BODY或WELL會是逆偏的PN接面，有一空乏電容；如果接GR的電源或地是不夠純淨的話，其雜訊或抖動的電壓會不會耦合進電路降低CHIP的效能呢？
好苦惱喔