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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 求教 regulator 中ESD rule MOS該如何佈局才可以讓其功 ...
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[問題求助] 求教 regulator 中ESD rule MOS該如何佈局才可以讓其功能達到最大

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1#
發表於 2009-10-20 14:20:24 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
5Chipcoin
如題
. C$ O* T; {4 A. U請教前輩們 在LAYOUT regulator 時 其中有大量ESD MOS的佈局方式 該如何會比較恰當
8 N0 J  F, a+ }5 X1 z* C! o* E. Z/ o0 H( K
然後又該注意哪些問題  因為我的w/l  30/0.3  現在再跑 POST- SIM.  發現到每個GATE 端電壓都不相同 ( }; L+ v! X: J7 ]
6 g6 X5 x! F! C1 X4 j0 V! D1 S3 x9 W
請問有哪位大大知道問題嗎  然後那個MOS 為M 228  感謝

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2#
 樓主| 發表於 2009-10-21 14:10:46 | 只看該作者
就此問題 已有解決的方法了- @% B* y5 b+ ~
發現到 應該不是我的LAYOUT問題( y0 B+ p2 C2 r- S$ B* Y# M
應該是我打Label位置的問題 導致 RD在抽RC值 跑POST-SIM.出現( v+ {& \; {9 J! Z
輸出訊號異常問題  重新標定過LABEL後 以解決此問題了 感謝% Q( {# d+ c# v& I2 \( Z

7 l9 {& V2 L) B
" I3 E1 I5 H0 z: i. _5 ~3 l" Y7 I煩請站長將此案幫我做結案  感謝
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3#
發表於 2009-10-26 16:00:36 | 只看該作者
提示: 作者被禁止或刪除 內容自動屏蔽
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4#
發表於 2009-11-20 17:16:29 | 只看該作者
回復 2# clarkhuang
1 w* O# Y, V% u3 g1 _$ [7 M4 D# K, x% M2 g( ?0 ~, O( I3 ]8 n* F

% \, n. `+ E' _& i0 g  X! z( r" c    下次在多注意一下就好
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5#
發表於 2009-11-20 17:18:09 | 只看該作者
LAYOUT要靠經驗的!!!加油
' d  y- p" Z% ]. ~# KLAYOUT要靠經驗的!!!加油
" [- F8 c& ?/ YLAYOUT要靠經驗的!!!加油
) ?$ N2 `3 G: H  Y7 ?% B% o, [LAYOUT要靠經驗的!!!加油
5 `4 X! Z: Z  g& Y9 i$ ?, r+ _9 TLAYOUT要靠經驗的!!!加油
  s5 ?6 f0 P+ f% m5 ?. q7 ]5 mLAYOUT要靠經驗的!!!加油
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