Stratix II DSP development Kit的問題

ablendos

大家好:
我是剛進入這個領域的新手，已經看過一本書來自學VHDL 語法了
可是現在有一個問題想請教各位
我的目的很簡單就是輸入一個sin wave經過ADC到FPGA在經過DAC且輸出sinwave
2 q5 ~: Z" ~! j" d" t但是我不知如何控制ADC and DAC....請問有範例可以參考
" `: y  y+ k1 z! ]3 N或是有人可以跟我說怎麼做嗎???
# u& {. k4 {4 @) ]1 V2 |( Y- a) j而在VHDLcode中要加入什麼??
4 m* f' p0 q% C' P0 O2 g謝謝

tommywgt

entity ...
3 A& Y; }( `' A  AdcIn : std_logic_vector(xx downto 0);
7 B7 h" z  v/ V; `5 i7 h  DacOut : std_logic_vector(xx downto 0));
end ....
architecture ...
begin
+ T# t6 U* y# H9 _% o  [% Z
DacOut <= AdcIn;

end...


其實只有一行, 雖然我不知道我為什麼要key這麼多字...

ablendos

tommywgt你好!!!
感謝你的回覆,我是完全的新手所以有些問題可能有點蠢
  H  H1 U; f4 s$ A* z4 T在VHDL中不用加入trigger訊號去通知ADC將資料丟進來嗎??
6 Y% l9 N  Y" J9 T8 m" G, ?, `$ P如果要,要如何在VHDL中寫??
我有找到一個範例,但為何他還要用matlab以及signaltab???
有些地方真的不太懂????
4 @! P+ o' M/ N. n8 B# _% z# |* t* b! R

謝謝!!!

tommywgt

那個trigger不就是sample clock嗎?
給個clock就好啦, 不一定要從FPGA給的

ablendos

Dear tommywgt:
, y4 s, e! L; H$ x8 C請問一下我的clk要怎麼給??
在USER manual 中有提到ADC與DAC各有一個CLK名稱,adc_PLLCLK1 and dac_PLL1
2 A/ O: i: R/ \是要給兩個嗎???
謝謝