PLL的CP問題

faith2001

想請教一下 關於charge pump的size設計
7 z. N+ y, E) }
此圖由台大的paper看到

問題1
" s' A; [, E8 Q) j+ I/ W( K( M用pmos和 nmos來做up和dn的電晶體
以及在靠近輸出點多加的電晶體 為使輸出阻抗較高所以才加的 然後提高輸出阻抗嗎 ?

問題2
3 o, C) y5 A) Y5 m' F! X* aMfbp下面的電晶體 以及Mfbn上面那顆的size 根據某些論文指出 ratio相差有4倍之多
1 I) Y. ]$ Z1 n4 \Mfbp下面那顆ratio是3.1左右 Mfbn上面那顆ratio是0.9, 這樣的設計不知原因為何@@
而且以電流鏡架構來說 Mfbp的電流 應是下面那顆的一半 ?? 看到這樣的size 讓我好奇起來

  k; B6 S) t' z2 p7 `% @麻煩大家幫忙了, 感激不盡~
' M  G* ?. O9 e& B
) I! W2 i% v: f[ 本帖最後由 faith2001 於 2009-10-6 08:12 PM 編輯 ]

hoodlum

第一個問題,在輸出端的串聯電晶體,是可以增加輸出阻抗
而我覺得更重要的應該是可以使up down的switch不直接
與輸出端相接,可避免switch的一些切換時的side effect
比方說clock feedthrough,charge injection對輸出端
7 i6 _' P  X8 g! x, b造成的影響,而產生jitter

第二個問題,我覺得這應跟N P MOS的mobility有關,為使up
和down的電流match所以要有這種ratio比兩倍應是一般的條件
; c9 d. O/ v2 {( F1 X" p, A9 |但真正的比例應依照使用製程的兩種元件的mobility來設定
1 Z: e  p+ R( x5 W& e
2 A" z$ \3 X" h* H以上是小弟的看法,如有不足或錯的地方,希望高手能給予補充

semico_ljj

第一个问题，还有一个作用是电流镜更匹配！

rice019

第一個問題是因為current mirro所以必須用這兩顆mos
/ v% C' b. ^; F5 \不過你說的也不是完全不正確
因為sat區域的ro比較大 呈現出來的特性的確較抗noise
switch放在current mirro上下方為了為抗switching時所產生noise
為了對稱隔壁那條也擺了switch
3 n) t& G, H2 H
第二個問題必須要看前面current mirro流出來的電流
% i" W& W  Y5 G  [( {7 Y因為電流並不是由這兩顆mos所決定
size比例不相同很可能的原因是為了ro的匹配
, F) d2 L- c. L* S讓vo輸出端最後往上看的ro跟往下看的ro相同

faith2001

回復 4# rice019

faith2001

非常感謝各位的回答
那我大概懂了 ^^
2 K8 c: X+ @' f% b" O1 O' r難怪我看一些電路 大多都會那樣做

faith2001

看過一些charge pump的電路之後
- ?6 l) J- ]- Y0 T  r發現現在大多的作法就是使用電流鏡的架構
2 i1 j' }3 N3 C4 H0 Q或者是使用電壓透過通道調變去控制電流大小
又或者是拉回授去控制通道 使上下電流更加匹配
' ^9 ~/ r6 W- Z4 {2 B感覺已經做到一種極限啦? 作法都脫離不了這幾樣
再更多看到的 頂多是加顆單增益OPA
又或者是boots的作法去改善電流匹配問題
* H, n3 l# X' V: |是不是沒有什麼在做下去的空間呢???

7 N. c1 H# l- g- T% I9 S不知道是不是我看的東西還不夠多
% f  P5 \( W8 L  p總覺得關於這塊 大家都在做改善電流匹配問題
* q% g& P  q7 c- ]或者是像劉深淵教授的方式
- W: J: s1 @6 S" A4 z; C利用數位校驗方式去更精準控制電流 使其匹配程度更高
) y7 ^: r0 k6 p6 k大概是我越看越迷惑了...
希望對這塊有點興趣的人 我們可以來討論看看 : ) 謝謝。

雷迪斯

感覺還是很難有點不懂
. h2 u% Q  y  Q7 x: S3 B* s5 S' l看來還要多看看點書
! O( E1 v' i1 z& G) ^0 d0 L  \不過也學到了一些東西

semico_ljj

采用运放去钳制两者匹配会更好一些

deltachen

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~