請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
+ ], L: {3 P  k+ n2 W- p先前都是使用verilog再寫code
& F. S6 ]4 G' H2 Y. f2 H0 H最近拿到前人的code是使用VHDL
遇到一個問題我不知道如何將case 的state 宣告成 output port
想請各位大大 幫忙解惑一下
謝謝

' f6 N0 X; @; q  Z& R6 I2 `code 如下

" @3 d2 O! N- v5 C" `2 Q0 G type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
' Q& E4 |- s2 g4 D! \   case    state is                   
           when s0 =>
             if (***)     then
               state <= s1;
$ ]- A2 G) ^, t. n* @/ i                       when s1 =>
                                 .
                                 .
# F4 c7 }' c, x& C& w                                 .
                                 .

addn

您好
8 k6 v9 O4 G& `
  有一個方法,你的state狀態有四個,
9 U  F7 o* h' C6 o! M* j用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
5 j( t& ?% d; k0 X4 f5 i' E來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
7 A$ o, g) I2 }
2 g; b, s- i& [& }1 H4 @, o1 Y然後就可以 state_output<=state;
假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);

不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
) q- h: Z! }4 j5 n3 g1 X( A表甚麼狀態
; R! X& y& a- c2 r
請問你的state為甚需要輸出?