|
小弟也來提供點淺見:
* e4 f$ y* q# `/ }: V" @! t# H: x% [
第三個問題 :
, m, p. @3 U" i$ i two stage OP在沒頻率補償的情況下,dominant pole應該是落在4 H' ?0 v3 [2 |8 p8 l
輸出端,而secondary pole是落在第一及輸出端,因第一級的OP較大
* i4 r, m7 c! c/ V* n* H! u C應該是current mirror 的active load裡的mirror pole,但此
* o9 t3 Q) S4 x! v K 點看到的R卻比較小,約為1/gm, 而第一級輸出阻抗可以提供大的R但卻, {8 ], {" u3 R8 K1 X V1 ?
僅MOS的寄生電容來提供極點的C,所以第一級都是大R配小C,或小R配大C& V+ ]/ M D4 R" [
而輸出點通常看到的loading C會比較大,且第二級也可提供夠大的輸出
) z5 S& F- m0 |, z( L; ?% j9 m, G7 O 阻抗,所以在沒頻率補償的情況下,主極點會落在輸出點,次級點,落在第一6 X5 V# P" [1 ?1 O0 V2 C4 z
的輸出點 |
|