問一些altera的相關問題

darren6ix

我手中有一塊altera cyclone II的版子
我知道使用Xilinx需設定腳位，使用ucf檔
但是在使用altera的晶片時
看了一些資料
' e! Q5 Z! c, P5 a1 A6 j  S) |' V8 W很像是在Assignments裡的pins設定腳位
, L9 n. }! Y/ L但是我設完clock之後
$ w4 G5 C: [2 B+ \1 f2 ^# h卻出現錯誤：
Editing location assignment is not sucessful.
- @; t) q( r* B- `! s1 c' zNon input node cannot be assigned to input pin.
是我設定錯誤，還是腳位不是這樣設的??
有無資料可參考??
6 x" c3 o# Z; \1 l; H" J. \我找不到有在說明設定腳位的= =
6 e; {0 H. w9 ]2 V2 p                                                                       
9 \! \; W  A$ P0 z9 K另外我想做一個mp3 decoder，而不用版子上的audio codec IC
2 d5 o' b7 l1 K+ n3 [而是直接寫verilog或VHDL在晶片上
再利用版子的上音效插孔接喇叭出來
這樣子是可以的嗎??
5 k% ~! \4 `2 ~! a& ^5 b但是硬體線路感覺是從cyclone晶片，經過audio codec IC
; o8 Q% h3 `% C7 s再接音效插孔座
所以不確定這樣可不可行
. b0 \9 F$ w9 E) |8 ~( ]5 r有人這樣子做過的嗎??
4 I, e( a) N. [1 o% d如果可以的話，pins是用原來FPGA Pin No.就可以了嗎??
我在網路上有找到VHDL source code
7 @- A8 d: Q7 L8 W: ~+ x裡面有很多個檔案
6 x3 D$ E7 @6 E5 V' M如果我要測試的話
7 A; s2 l+ |0 t4 f$ v要怎麼讓多個.vhd的檔案一起合成啊??
, O( n# v; a. H* s5 D+ l8 Z非常感謝~

ejean

http://www.fpga4fun.com/forum/vi ... 0fdec8d259da2ea79d2
, @% v/ R- s: h& h4 L  }
  }1 z1 J$ R1 v! vI had to do a couple of things to get it to work
2 A( h" f; h$ G+ y0 {% q1) needed a valid license file
5 M( ^2 [( o/ I4 i7 \4 i+ g; b2) Name of the Verilog HDL should be the same as the module specified in the actual code
3) Compile first (Processing->Start Compilation to get the node list to populate in Pin Panner(in All Pins List)

Kerick

原帖由 darren6ix 於 2009-9-16 12:25 AM 發表
我手中有一塊altera cyclone II的版子
- U) R2 ]7 L4 i6 d& ^5 Y' N5 W6 {我知道使用Xilinx需設定腳位，使用ucf檔
% n* l  v. I: q9 ^- F但是在使用altera的晶片時
看了一些資料
很像是在Assignments裡的pins設定腳位
但是我設完clock之後
; H  {! X) ~+ o4 z# U- J  x卻出現錯誤：
Editing loca ...

7 V# Y3 O& {% T8 r; ~, y* mCyclone II版子是DE2平台嗎?
' y' p' D  B4 e0 `: c  z. W7 K5 O你可以上網Google一下那塊版子 去下載它的Spec.或User Manual 裡面有它FPGA腳位的資料 就會知道該怎麼接
另外可以到Altera官網下載Quartus II和Nios II的Handbook或是看Altera提供的線上教學 就會基本Quartus和Nios II的操作
* [& R. c0 x5 z9 c. V% p$ E
可以
  ?3 d. d7 Z6 c, c不行 或許可以使用GPIO外接音源
Setting→File→Add 所有"相關"檔案放在同一個目錄(專案)
VHDL檢查套件路徑路稱
7 Y- T( u1 l7 W& f! B9 Y# N. WVerilog檢查include
  B3 }: a* U& {# [" g1 c9 G
* J4 T( w, v- G3 z/ W4 O[ 本帖最後由 Kerick 於 2009-10-20 09:35 PM 編輯 ]